半导体结构及其制备方法技术

本公开涉及一种半导体结构及其制备方法。所述半导体结构的制备方法，包括以下步骤。提供衬底，于衬底内形成沟槽。形成保护层，保护层随形覆盖沟槽底部。形成抑制层，抑制层覆盖沟槽侧壁，且与保护层相接触。去除保护层。采用热氧化工艺于沟槽底部形成第一栅氧化层，同步热氧化抑制层以形成第二栅氧化层；第一栅氧化层的厚度大于第二栅氧化层的厚度；第一栅氧化层和第二栅氧化层共同构成栅氧化层。上述半导体结构的制备方法增大了沟槽底部的栅氧化层厚度，故改善了沟槽底部的栅氧化层耐压不足的问题，从而降低了沟槽底部的栅漏电容，提升了相应半导体器件的高频性能。应半导体器件的高频性能。应半导体器件的高频性能。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本公开涉及半导体
，特别是涉及一种半导体结构及其制备方法。

技术介绍

[0002]在沟槽型金属氧化物半导体场效应晶体管（Metal Oxide Semiconductor Field Effect Transistor，简称MOSFET）的制造工艺中，栅氧化层和栅极在沟槽内部形成，用来控制MOSFET的开与关。因此，栅氧化层和栅极的制备是非常重要的工艺。
[0003]然而，由于沟槽底部的应力原因，MOSFET中沟槽侧壁的栅氧化层比沟槽底部的栅氧化层厚。如此，导致沟槽底部的栅氧化层耐压能力不足，容易被击穿。并且沟槽底部过薄的栅氧化层也容易导致该处的栅漏电容过大，限制了相应半导体器件在高频应用中的使用。
[0004]因此，如何提高栅氧化层的耐压能力是亟需解决的问题。

技术实现思路

[0005]基于此，本公开实施例提供了一种半导体结构及其制备方法，以有效提高栅氧化层的耐压能力。
[0006]本公开一些实施例提供了一种半导体结构的制备方法，包括以下步骤：提供衬底，于衬底内形成沟槽；形成保护层，保护层随形覆盖沟槽底部；形成抑制层，抑制层覆盖沟槽侧壁，且与保护层相接触；去除保护层；于所述沟槽底部形成第一栅氧化层；基于所述抑制层形成覆盖所述沟槽侧壁的第二栅氧化层。
[0007]本公开实施例中，通过先形成随形覆盖沟槽底部的保护层，然后再形成覆盖沟槽侧壁的抑制层，且使抑制层与保护层相接触。意想不到的效果是，在去除保护层后，即可得到只覆盖沟槽侧壁的抑制层。这样可以通过控制抑制层的形成厚度，来控制后续基于抑制层形成的覆盖沟槽侧壁的第二栅氧化层的厚度。如此，可以简单地调整沟槽底部的第一栅氧化层和沟槽侧壁的第二栅氧化层的厚度差。例如，使得沟槽底部形成的第一栅氧化层的厚度大于沟槽侧壁形成的第二栅氧化层的厚度。基于此，通过上述半导体结构的制备方法可以简单地增大了沟槽底部的栅氧化层厚度，故改善了沟槽底部的栅氧化层耐压不足的问题，从而降低了沟槽底部的栅漏电容，提升了相应半导体器件的高频性能。
[0008]可选地，形成保护层的步骤包括：形成初始保护层，初始保护层随形覆盖沟槽内壁；形成掩模层，掩模层填充沟槽底部，以定义保护层的形成区域；基于掩模层图形化初始保护层，形成保护层；去除掩模层。
[0009]本公开实施例中，保护层随形覆盖沟槽底部，并基于初始保护层和掩模层图形化形成，可以准确定义保护层的形成区域，从而准确定义抑制层在沟槽侧壁上的形成区域。如此，可以通过控制抑制层的形成区域，有效控制第二栅氧化层和第一栅氧化层的形成区域，进而精准控制沟槽底部第一栅氧化层的厚度和沟槽侧壁第二栅氧化层的厚度。并且，保护层基于掩模层图形化获得，也利于简化其制备工艺，以提升生产效率。
[0010]可选地，掩模层的材料包括光刻胶。
[0011]可选地，第二栅氧化层通过氧化抑制层形成。
[0012]可选地，第一栅氧化层采用热氧化工艺形成；第二栅氧化层通过在形成第一栅氧化层的同时同步氧化抑制层形成。
[0013]本公开实施例中，当采用热氧化工艺对去除保护层后的结构进行氧化时，由于沟槽侧壁覆盖有抑制层，故使得沟槽底部形成的第一栅氧化层的厚度大于沟槽侧壁形成的第二栅氧化层的厚度。如此，增大了沟槽底部的栅氧化层厚度，进一步改善了沟槽底部的栅氧化层耐压不足的问题。
[0014]可选地，形成第一栅氧化层的氧化速率大于形成第二栅氧化层的氧化速率。如此，可以通过同一热氧化工艺确保沟槽底部形成的第一栅氧化层的厚度大于沟槽侧壁形成的第二栅氧化层的厚度，从而改善了沟槽底部的栅氧化层耐压不足的问题。
[0015]可选地，形成第一栅氧化层的氧化速率与形成第二栅氧化层的氧化速率之比的取值范围包括：19~21。如此，通过合理选择第一栅氧化层和第二栅氧化层之间氧化速率的比值，可以合理控制沟槽底部第一栅氧化层和沟槽侧壁第二栅氧化层的厚度之比，以确保第一栅氧化层和第二栅氧化层的形成厚度满足半导体结构的性能需求。
[0016]可选地，形成第二栅氧化层之后，半导体结构的制备方法还包括：采用热氧化工艺，氧化衬底靠近第一栅氧化层和第二栅氧化层的表面，以形成第三栅氧化层。其中，第一栅氧化层、第二栅氧化层和第三栅氧化层共同构成栅氧化层。
[0017]本公开实施例中，于衬底靠近第一栅氧化层和第二栅氧化层的表面形成第三栅氧化层，可以进一步增加沟槽底部的栅氧化层厚度，从而进一步改善沟槽底部的栅氧化层耐压不足的问题。
[0018]可选地，衬底的材料包括硅或高掺杂硅；抑制层的材料包括碳化硅或低掺杂硅。
[0019]本公开实施例中，衬底的材料为硅或高掺杂硅，抑制层的材料为碳化硅或低掺杂硅，可以保证衬底的氧化速率高于抑制层的氧化速率，以确保沟槽底部形成的第一栅氧化层的厚度大于沟槽侧壁形成的第二栅氧化层的厚度。
[0020]可选地，抑制层采用选择性外延生长工艺形成。
[0021]基于同样专利技术构思，本公开还提供了一种半导体结构，采用上述一些实施例中的制备方法获得。该半导体结构包括：衬底、第一栅氧化层以及第二栅氧化层。衬底内具有沟槽。第一栅氧化层填充于沟槽底部。第二栅氧化层，覆盖沟槽侧壁，并与第一栅氧化层相连接。其中，第一栅氧化层的厚度大于第二栅氧化层的厚度。第一栅氧化层和第二栅氧化层共同构成栅氧化层。
[0022]本公开实施例中，半导体结构采用如上结构，该半导体结构所能实现的技术效果与前述实施例中半导体结构的制备方法所能具有的技术效果相同，此处不再详述。
[0023]可选地，半导体结构还包括：第三栅氧化层。第三栅氧化层位于衬底和第一栅氧化
层之间，以及衬底和第二栅氧化层之间。其中，第一栅氧化层、第二栅氧化层和第三栅氧化层共同构成栅氧化层。
[0024]本公开实施例中，位于衬底和第一栅氧化层之间，以及衬底和第二栅氧化层之间的第三栅氧化层，进一步增加了沟槽底部的栅氧化层厚度，从而进一步改善了沟槽底部的栅氧化层耐压不足的问题。
[0025]如上所述，本公开实施例提供的半导体结构及其制备方法，通过先形成随形覆盖沟槽底部的保护层，然后再形成覆盖沟槽侧壁的抑制层且使抑制层与保护层相接触的方式，可以在去除保护层并形成栅氧化层后获得意想不到的效果为：简单有效增大沟槽底部的栅氧化层厚度，以改善沟槽底部的栅氧化层耐压不足的问题，从而降低了沟槽底部的栅漏电容，并提升相应半导体器件的高频性能；并且，保护层基于掩模层图形化获得，也利于简化半导体结构的制备工艺，以提升生产效率。
附图说明
[0026]为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0027]图1为一实施例中提供的一种半导体结构的制备方法的流程图；图2为一实施例提供的一种半导体结构的制备本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括：提供衬底，于所述衬底内形成沟槽；形成保护层，所述保护层随形覆盖所述沟槽底部；形成抑制层，所述抑制层覆盖所述沟槽侧壁，且与所述保护层相接触；去除所述保护层；于所述沟槽底部形成第一栅氧化层；基于所述抑制层形成覆盖所述沟槽侧壁的第二栅氧化层。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述保护层的步骤包括：形成初始保护层，所述初始保护层随形覆盖所述沟槽内壁；形成掩模层，所述掩模层填充所述沟槽底部，以定义所述保护层的形成区域；基于所述掩模层图形化所述初始保护层，形成保护层；去除所述掩模层。3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述掩模层的材料包括光刻胶。4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第二栅氧化层通过氧化所述抑制层形成。5.根据权利要求1或4所述的半导体结构的制备方法，其特征在于，所述第一栅氧化层采用热氧化工艺形成；所述第二栅氧化层通过在形成所述第一栅氧化层的同时同步氧化所述抑制层形成。6.根据权利要求5所述的半导体结构的制备方法，其特征在于，形成所述第一栅氧化层的氧化速率大于形成所述第二栅氧化层的氧化速率。7.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述形成第一栅氧化层的氧化速率与所述形成第二栅...

【专利技术属性】
技术研发人员：周成，王棒，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：