一种SiC-LDMOS器件制造技术

本申请实施例提供了一种SiC

【技术实现步骤摘要】
一种SiC
‑
LDMOS器件


[0001]本申请涉及半导体功率器件
，具体地，涉及一种SiC
‑
LDMOS器件。

技术介绍

[0002]SiC半导体器件的沟道表面迁移率很低，这是SiC半导体器件工艺中栅氧化层界面质量不好导致的。这是目前SiC半导体器件难以避免的问题。因此，SiC半导体器件大都尽量缩短沟道的长度来保证导通电阻足够低。但是对于高压的SiC
‑
LDMOS器件来说，过高的漏压会导致短沟道上承受过高的电压，导致沟道发生穿通(punch through)，栅极失控。
[0003]在
技术介绍
中公开的上述信息仅用于加强对本申请的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

技术实现思路

[0004]本申请实施例提供了一种SiC
‑
LDMOS器件，以解决传统的SiC
‑
LDMOS器件的短沟道容易发生穿通的技术问题。
[0005]本申请实施例的一种SiC
‑
LDMOS器件，包括：
[0006]第一掺杂类型的衬底；
[0007]第一掺杂类型的外延层，形成在所述衬底之上；
[0008]间隔设置的源区和漏区；
[0009]栅极，形成在所述外延层的上方且位于所述源区和漏区之间；
[0010]第二掺杂类型的多层体区，多层体区自所述外延层的上表面向下依次形成，各层体区的掺杂浓度自上而下依次增大；其中，各层体区的一侧边缘位于所述栅极的下方，多层体区至少为两层的体区；
[0011]漂移区，设置在多层体区和漏区之间。
[0012]本申请实施例由于采用以上技术方案，具有以下技术效果：
[0013]源区和漏区之间且位于栅极之下的位置为沟道的位置。在沟道的位置形成多层体区，而且各层体区的掺杂浓度自上而下依次增大，即上层体区的掺杂浓度较低，下层体区的掺杂浓度较高的方式。上层体区的掺杂浓度较低保证阈值电压Vt在合理范围，且避免沟道掺杂下造成的载流子散射从而迁移率进一步降低，下层体区的掺杂浓度较高使得高压下沟道边缘的pn结(源区、源区和漏区之间结构形成的pn结)的电场强度较低，耗尽区不过分展宽至第二掺杂类型的源区，钳制住耗尽区扩展，避免穿通。
附图说明
[0014]此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0015]图1至图4为本申请实施例的SiC
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LDMOS器件的局部示意图；
[0016]图5为本申请实施例的SiC
‑
LDMOS器件的示意图；
[0017]图6至图9为图5所示SiC
‑
LDMOS器件的制备过程示意图。
[0018]附图标记：
[0019]栅极20，栅氧化层21，源区22，漏区23，24第一层体区，体区接触区25，漂移区26，漂移缓冲区27，漂移区场板28，第四通孔29，第一金属层，第一通孔211，第二通孔212，第三通孔213，第二层体区214，外延层215，衬底216，背面金属217。
具体实施方式
[0020]为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
[0021]实施例一
[0022]如图1至图5所示，本申请实施例的SiC
‑
LDMOS器件，包括：
[0023]第一掺杂类型的衬底216；
[0024]第一掺杂类型的外延层215，形成在所述衬底216之上；
[0025]间隔设置的第二掺杂类型的源区22和漏区23；
[0026]栅极20，形成在所述外延层215的上方且位于所述漏区22和源区23之间；
[0027]第二掺杂类型的多层体区，多层体区自所述外延层的上表面向下依次形成，各层体区的掺杂浓度自上而下依次增大；其中，各层体区的一侧边缘位于所述栅极的下方；
[0028]漂移区(26)，设置在多层体区和漏区之间。
[0029]若体区位于栅极外侧，在栅极开启SiC
‑
LDMOS器件导通时，位于栅极外侧的体区无法形成反省层，会极大增加SiC
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LDMOS器件的导通电阻。多层体区至少为两层的体区。
[0030]本申请实施例的SiC
‑
LDMOS器件，源区和漏区之间且位于栅极之下的位置为沟道的位置。在沟道的位置形成多层体区，而且各层体区的掺杂浓度自上而下依次增大，即上层体区的掺杂浓度较低，下层体区的掺杂浓度较高的方式。上层体区的掺杂浓度较低，通过调整上层体区的掺杂浓度，能够实现阈值电压Vt在合理范围内。掺杂浓度较低的上层体区避免沟道掺杂下造成的载流子散射导致的迁移率进一步降低，进而使得沟道迁移率有所提升。下层体区的掺杂浓度较高使得高压下沟道边缘的耗尽区不过分展宽至第二掺杂类型的源区，钳制住耗尽区扩展，使得高压时短沟道不至于穿通，提高击穿电压BV。
[0031]以第二掺杂类型为P型掺杂为例对原理进行说明：P型掺杂的下层体区与SiC
‑
LDMOS器件的漂移区所形成的PN结P侧掺杂浓度高，高电压下P侧耗尽区展宽较小，下层体区为上层体区分担了部分电场线，使得上层体区承压变得更小，在高漏极电压下，上层体区与漂移区所形成的PN结P侧耗尽区不至于展宽至源区，这样就不会发生穿通效应。
[0032]具体的，如图1至图5所示，衬底216为碳化硅(化学式为SiC)的衬底，栅极20为多晶硅的栅极。
[0033]具体的，如图1至图5所示，栅氧化层21形成在栅极20之下。栅氧化层21为二氧化硅的栅氧化层21。
[0034]实施中，如图5所示，栅极20、源区22和漏区23位于同一平面内。即本申请实施例的SiC
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LDMOS器件的为平面结构的SiC
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LDMOS器件。尤其适用于高压的平面结构的SiC
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LDMOS
器件。
[0035]实施中，各层体区通过注入的方式形成。
[0036]即栅极的下方的各层体区的每层体区采用注入的方式形成。通过注入的方式形成的体区，每一层的掺杂浓度比较均匀。
[0037]实施例二
[0038]本申请实施例的SiC
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LDMOS器件，在实施例一的基础之上还具有如下特点。
[0039]根据各层体区的结构形式，可以包括多种。
[0040]作为第一种结构形式，如图1和图2所示，各层体区通过同一张掩膜版多次注入形成，使得各层体区在垂向方向层叠设置，且使得各个体区位于栅极下方的边缘本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SiC
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LDMOS器件，其特征在于，包括：第一掺杂类型的衬底(216)；第一掺杂类型的外延层(215)，形成在所述衬底(216)之上；间隔设置的源区(22)和漏区(23)；栅极(20)，形成在所述外延层的上方且位于所述源区和漏区之间；第二掺杂类型的多层体区，多层体区自所述外延层的上表面向下依次形成，各层体区的掺杂浓度自上而下依次增大；其中，各层体区的一侧边缘位于所述栅极的下方，多层体区至少为两层的体区；漂移区(26)，设置在多层体区和漏区之间。2.根据权利要求1所述的SiC
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LDMOS器件，其特征在于，各层体区通过注入的方式形成。3.根据权利要求2所述的SiC
‑
LDMOS器件，其特征在于，各层体区通过同一张掩膜版多次注入形成，使得各层体区在垂向方向层叠设置，且使得各个体区位于栅极下方的边缘平齐；其中，多层体区为两层体区或者为三层体区。4.根据权利要求2所述的SiC
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LDMOS器件，其特征在于，多层体区为两层，第一层体区通过第一掩膜版注入形成，第二层体区通过第二掩膜版注入形成，第一层体区为最上层的体区；其中，所述第一层体区在SiC
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LDMOS器件横向方向中位于栅极下方的边缘被围在所述第二层体区内。5.根据权利要求2所述的SiC
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LDMOS器件，其特征在于，多层体区为两层体区，第一层体区通过第一掩膜版注入形成，第二层体区通过第二掩膜版注入形成，第一层体区为最上层的体区；其中，所述第一层体区在SiC
‑
LDMOS器件横向方向中位于栅极下方的边缘凸出于所述第二层体区。6.根据权利要求2所述的SiC
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LDMOS器件，其特征在于，多层体区为两层体区，自上而下依次为第一层体区(24)和第二层体区(214...

【专利技术属性】
技术研发人员：王畅畅，
申请(专利权)人：苏州华太电子技术股份有限公司，
类型：发明
国别省市：