一种SGT工艺的TVS器件及其制造方法技术

本发明专利技术提供一种SGT工艺的TVS器件及制造方法，通过SGT工艺，在元胞区与终端区设置沟槽，同时在位于元胞区的沟槽中设置堆叠第一多晶硅和第二多晶硅，在位于终端区的两个沟槽之间形成重掺杂第一导电类型的第一掺杂区及第二导电类型的第二掺杂区，以形成PN结，在位于元胞区的两个沟槽之间形成重掺杂第一导电类型的源区。基于SGT工艺，进一步降低了器件的箝位系数，提高静电防护能力。提高静电防护能力。提高静电防护能力。

【技术实现步骤摘要】
一种SGT工艺的TVS器件及其制造方法


[0001]本专利技术涉及半导体
，具体涉及一种SGT工艺的TVS器件及制造方法。

技术介绍

[0002]瞬态电压抑制器(TVS)被广泛应用于ESD保护领域，传统的TVS器件普遍采用二极管结构，存在箝位电压高，箝位系数大的缺点，难以有效保护电路。
[0003]现有技术中，提供一种SCR结构的TVS器件，能够有效地降低箝位系数，但是使用该结构的TVS器件存在触发电压高、易触发闩锁效应、ESD窗口难以优化等问题。因此，在不影响器件其他性能的情况下降低箝位系数，成为了现有技术中需要解决的问题。

技术实现思路

[0004]基于上述现有技术的缺点，本专利技术提供一种SGT工艺的TVS器件及制造方法，通过SGT工艺结构，能够在不影响器件其他性能的情况下降低箝位系数。
[0005]为实现上述目的，本专利技术提供一种SGT工艺的TVS器件的制造方法，包括以下步骤：
[0006]提供一个基板，基板划分元胞区及终端区，所述基板自下而上依次包括重掺杂第一导电类型的衬底及轻掺杂第一导电类型的外延；
[0007]在所述外延上形成硬掩膜；
[0008]蚀刻所述硬掩膜及所述外延，在所述基板的元胞区及终端区分别形成沟槽；
[0009]在所述外延上形成第一氧化层；
[0010]在所述第一氧化层上形成第一多晶硅，并使所述第一多晶硅填充所述沟槽；
[0011]去除所述沟槽外以及所述沟槽上部的部分所述第一多晶硅和所述第一氧化层；r/>[0012]在所述第一多晶硅上形成第二氧化层；
[0013]在所述外延及所述沟槽侧壁形成第三氧化层；
[0014]在位于元胞区的所述沟槽填充第二多晶硅；
[0015]去除位于元胞区的所述沟槽外第二多晶硅；
[0016]利用离子注入工艺，在位于终端区的两个所述沟槽之间的所述外延表面形成重掺杂第一导电类型的第一掺杂区；
[0017]利用离子注入工艺在所述外延表面形成具有第二导电类型的基区；
[0018]在所述第一掺杂区的上方形成第二导电类型的第二掺杂区；
[0019]在位于元胞区的两个所述沟槽之间两侧形成重掺杂第一导电类型的源区；
[0020]形成第四氧化层，覆盖所述TVS器件的表面。
[0021]可选的，位于元胞区的所述第一多晶硅的上表面低于位于终端区的所述第一多晶硅的上表面。
[0022]可选的，位于元胞区的所述第一多晶硅上表面与位于终端区的所述第一多晶硅的上表面的高度差为
[0023]可选的，去除所述沟槽外所述第二氧化层及所述硬掩膜时，保留部分所述硬掩膜，
去除所述多晶硅顶部的部分所述第二氧化层后，利用平坦化工艺，去除剩余所述硬掩膜。
[0024]可选的，利用离子注入工艺，在位于终端区的两个所述沟槽之间的所述外延表面形成重掺杂第一导电类型的第一掺杂区后，利用扩散工艺，对所述第一掺杂区进行扩散工艺，增加所述第一掺杂区的结深，使所述第一掺杂区的深度大于所述第二掺杂区的深度。
[0025]可选的，利用一次扩散工艺，同时形成所述基区、所述第二掺杂区。
[0026]进一步的，还包括以下步骤：
[0027]利用光刻工艺、蚀刻工艺，分别在位于元胞区内的所述源区、位于元胞区边缘的所述基区、位于元胞区和终端区互联处的所述第一多晶硅、位于元胞区的所述沟槽内的所述第一多晶硅、位于元胞区的所述沟槽内的所述第二多晶硅、位于终端区内的所述第二掺杂区、位于终端区边缘的所述第一多晶硅暴露接触孔；
[0028]在所述接触孔底部重掺杂第二导电类型形成体区；
[0029]在所述第四氧化层顶面形成源区导电层和终端区导电层，所述源区导电层连通所述源区及其暴露的所述接触孔底部的所述体区形成源极，并连通位于元胞区边缘的所述基区、位于元胞区和终端区互联处的所述第一多晶硅、位于元胞区的所述沟槽内的所述第一多晶硅；所述终端区导电层连通所述第二掺杂区与位于元胞区的所述沟槽内的所述第二多晶硅形成栅极，并连接位于元胞区和终端区互联处的所述第一多晶硅；位于元胞区和终端区互联处的所述第一多晶硅作为栅极电阻，两端分别与所述源区导电层、所述终端区导电层相连。
[0030]进一步的，还包括以下步骤：
[0031]利用薄膜沉积工艺或其他方法，形成背面导电层于所述衬底101底部。
[0032]本专利技术还提供一种SGT工艺的TVS器件，包括基板、沟槽、第一氧化层、第一多晶硅、第二氧化层、第三氧化层、第二多晶硅、第四氧化层；所述基板自下而上包括重掺杂第一导电类型衬底、轻掺杂第一导电类型的外延；所述沟槽开设于元胞区与终端区中；位于终端区的所述沟槽从下而上包括所述第一氧化层、所述第一多晶硅、所述第二氧化层，侧壁自下而上包括所述第一氧化层、所述第二氧化层；位于终端区的两个所述沟槽之间的外延自下而上包括第一导电类型的第一掺杂区、第二导电类型的第二掺杂区、所述第三氧化层，所述第一掺杂区与所述第二掺杂区共同形成一个或多个PN结；位于元胞区的所述沟槽自下而上包括所述第一氧化层、所述第一多晶硅、所述第二氧化层、所述第二多晶硅，侧壁自下而上包括所述第一氧化层、所述第二氧化层、所述第三氧化层；位于元胞区的两个所述沟槽之间至下而上包括第二导电类型的基区、重掺杂第一导电类型的源区、所述第三氧化层；位于元胞区边缘的外延上覆盖第二导电类型的基区；位于元胞区与终端区连接处包括沟槽，沟槽内填充自下而上包括所述第一氧化层、所述第一多晶硅、所述第二氧化层；所述第四氧化层覆盖所述SGT工艺的TVS器件的表面。
[0033]进一步的，还包括源区导电层和终端区导电层；在位于元胞区内的所述源区、位于元胞区边缘的所述基区、位于元胞区和终端区互联处的所述第一多晶硅、位于元胞区的所述沟槽内的所述第一多晶硅、位于元胞区的所述沟槽内的所述第二多晶硅、位于终端区内的所述第二掺杂区、位于终端区边缘的所述第一多晶硅暴露接触孔，所述接触孔底部重掺杂第二导电类型形成体区；所述源区导电层连通所述源区及其暴露的所述接触孔底部的所述体区形成源极并连通位于元胞区边缘的所述基区、位于元胞区和终端区互联处的所述第
一多晶硅、位于元胞区的所述沟槽内的所述第一多晶硅；所述终端区导电层连通所述第二掺杂区与位于元胞区的所述沟槽内的所述第二多晶硅形成栅极，并连接位于元胞区和终端区互联处的所述第一多晶硅；位于元胞区和终端区互联处的所述第一多晶硅作为栅极电阻，两端分别与所述源区导电层、所述终端区导电层相连。
[0034]通过在终端区设置第一掺杂区与第二掺杂区，形成一个或多个PN结，同时通过SGT工艺设置多晶硅，使器件整体具有更小的单位面积动态电阻，能够有效地降低箝位系数，提高器件的防护能力及电流泄放能力。
附图说明
[0035]此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：
[0036]图1为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SGT工艺的TVS器件的制造方法，其特征在于，包括以下步骤：提供一个基板，基板划分元胞区及终端区，所述基板自下而上依次包括重掺杂第一导电类型的衬底及轻掺杂第一导电类型的外延；在所述外延上形成硬掩膜；蚀刻所述硬掩膜及所述外延，在所述基板的元胞区及终端区分别形成沟槽；在所述外延上形成第一氧化层；在所述第一氧化层上形成第一多晶硅，并使所述第一多晶硅填充所述沟槽；去除所述沟槽外以及所述沟槽上部的部分所述第一多晶硅和所述第一氧化层；在所述第一多晶硅上形成第二氧化层；在所述外延及所述沟槽侧壁形成第三氧化层；在位于元胞区的所述沟槽填充第二多晶硅；去除位于元胞区的所述沟槽外第二多晶硅；在位于终端区的两个所述沟槽之间的所述外延表面形成重掺杂第一导电类型的第一掺杂区；在所述外延表面形成具有第二导电类型的基区；在所述第一掺杂区的上方形成第二导电类型的第二掺杂区；在位于元胞区的两个所述沟槽之间形成重掺杂第一导电类型的源区；形成第四氧化层，覆盖所述TVS器件的表面。2.根据权利要求1所述的SGT工艺的TVS器件的制造方法，其特征在于，位于元胞区的所述第一多晶硅的上表面低于位于终端区的所述第一多晶硅的上表面。3.根据权利要求2所述的SGT工艺的TVS器件的制造方法，其特征在于，位于元胞区的所述第一多晶硅的上表面与位于终端区的所述第一多晶硅的上表面的高度差为4.根据权利要求1所述的SGT工艺的TVS器件的制造方法，其特征在于，去除所述沟槽外所述第二氧化层及所述硬掩膜时，保留部分所述硬掩膜，去除所述多晶硅顶部的部分所述第二氧化层后，利用平坦化工艺，去除剩余所述硬掩膜。5.根据权利要求1所述的SGT工艺的TVS器件的制造方法，其特征在于，利用离子注入工艺，在位于终端区的两个所述沟槽之间的所述外延表面形成重掺杂第一导电类型的第一掺杂区后，利用扩散工艺，对所述第一掺杂区进行扩散工艺，增加所述第一掺杂区的结深，使所述第一掺杂区的深度大于所述第二掺杂区的深度。6.根据权利要求1所述的SGT工艺的TVS器件的制造方法，其特征在于，利用一次扩散工艺，同时形成所述基区、所述第二掺杂区。7.根据权利要求1所述的SGT工艺的TVS器件的制造方法，其特征在于，还包括以下步骤：分别在位于元胞区内的所述源区、位于元胞区边缘的所述基区、位于元胞区和终端区互联处的所述第一多晶硅、位于元胞区的所述沟槽内的所述第一多晶硅、位于元胞区的所述沟槽内的所述第二多晶硅、位于终端区内的所述第二掺杂区、位于终端区边缘的所述第一多晶硅暴露接触孔；在所述接触孔底部重掺杂第二导电类型形成体区；在所述第四氧化层顶面形成源区导电层和终端区导电层，所述源区导电层连通所述源
区及其暴露的所述接触孔底部的所述体区形成源...

【专利技术属性】
技术研发人员：陈美林，张轩瑞，
申请(专利权)人：上海晶岳电子有限公司，
类型：发明
国别省市：