具有ESD保护结构的半导体器件及其制造方法技术

本发明专利技术涉及具有ESD保护结构的半导体器件及其制造方法。所述具有ESD保护结构的半导体器件中的栅极及位于栅极两侧的源区及漏区构成放电MOSFET，所述栅极包括具有第一掺杂浓度的第一栅极区和具有第二掺杂浓度的第二栅极区，所述第一栅极区为所述栅极位于有源区的边角区域的底部，所述第二栅极区为所述第一栅极区以外的所述栅极区域，所述第一栅极区在电场作用下会形成多晶硅耗尽区，能够提高放电MOSFET的阈值电压(Vth)，延迟寄生晶体管的回跳，减小相应区域的ESD电流，避免电流拥堵且避免损伤放电MOSFET，有助于提升静电防护效果。有助于提升静电防护效果。有助于提升静电防护效果。

【技术实现步骤摘要】
具有ESD保护结构的半导体器件及其制造方法


[0001]本专利技术涉及半导体
，尤其涉及具有ESD保护结构的半导体器件及具有ESD保护结构的半导体器件的制造方法。

技术介绍

[0002]随着集成电路的小型化，在提供更高速度以及消耗更少功率的同时，集成电路对于ESD(静电放电)事件的敏感性增加，因此，在集成电路产品中，常设置ESD保护结构。
[0003]图1是一种采用放电MOSFET进行ESD防护的集成电路的示意图。如图1所示，所述集成电路包括内部电路10(InternalCircuit)和放电MOSFET20，所述内部电路10耦接到电压源端子(如Vdd)、I/O焊垫30(I/O：输入和/或输出)以及接地点GND1，所述放电MOSFET20耦接在I/O焊垫30和接地点GND2之间，该放电MOSFET20的栅极、源极及基底通常为接地，其中栅极与接地点GND2之间连接一较大阻值的电阻，以实现“软接地”，放电MOSFET20的漏极耦接至I/O焊垫30。放电MOSFET20具有寄生晶体管，例如为NPN型的双极结型晶体管(BJT)。在集成电路工作期间，当静电积累使得在放电MOSFET20的漏极端形成的ESD电压或电流高于预期水平时，该寄生晶体管导通并将ESD电压或电流快速放电至地，使ESD电压迅速降低，避免静电电荷进入并损坏内部电路10。所述寄生晶体管的这种使电压骤降的特性称为回跳(SnapBack)。
[0004]回跳的机制主要有两种。一种是寄生晶体管的发射极与集电极之间的势垒降低，这种情况下，放电MOSFET20的漏极和源极分别对应于所述寄生晶体管的集电极和发射极，放电MOSFET20的基底对应于寄生晶体管的基极。发射极和集电极之间的势垒降低由栅极电压引起，所述栅极电压通过RC回路(包括“软接地”电阻41和漏栅电容42)耦接至漏极电压，与“软接地”电阻41并联的两个MOS晶体管用于防止栅极电压升得过高而造成可能导致放电MOSFET20损伤的大ESD电流。另一种使所述寄生晶体管产生上述回跳特性的机制为如在先专利(如美国专利US07579658B2)提及的使基极
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发射极结正偏，这种情况下，由于放电MOSFET20漏极处的集电极
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基极结(或称漏极结)被ESD电压击穿而产生的基底电流流过寄生晶体管的基极电阻，增大了放电MOSFET20源极处的基极
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发射极结(或称源极结)附近的基底电压，使得所述寄生晶体管导通。
[0005]图2是应用于图1所示集成电路的一放电MOSFET的剖面示意图。参照图2，放电MOSFET20例如包括基底21及于基底21的有源区上形成的栅介电层22及栅极23，所述有源区被形成于基底21内的STI(浅沟槽隔离)包围，所述栅极23的两个端部分别与STI重叠。如图2所示，常规工艺得到的放电MOSFET20中，STI在邻近所述有源区的区域具有表面凹陷201(divot)，使得覆盖所述有源区边角区域(如图2中被椭圆形虚线包围的区域)的栅介电层22较薄，隅角效应(cornereffect)使得放电MOSFET20的寄生晶体管导通时在该区域形成的电场增强，上述静电放电过程在该区域形成的ESD电流较有源区的非边角区域大，容易导致电流拥堵以及放电MOSFET20损伤，而且，相较于所述有源区的非边角区域，放电MOSFET20在该边角区域的阈值电压(Vth)和漏极结的击穿电压较低，使得上述回跳发生得较早，影响对集
成电路的静电防护效果。

技术实现思路

[0006]为了解决现有技术存在的问题，提升静电防护效果，本专利技术提供一种具有ESD保护结构的半导体器件的制造方法和一种具有ESD保护结构的半导体器件。
[0007]一方面，本专利技术提供一种具有ESD保护结构的半导体器件的制造方法，所述制造方法包括：
[0008]提供基底；
[0009]在所述基底中形成至少一个第一沟槽隔离和被所述至少一个第一沟槽隔离包围的至少一个有源区；
[0010]形成至少一个栅极于所述基底上，所述至少一个栅极横跨所述至少一个有源区且所述至少一个栅极的端部与所述至少一个第一沟槽隔离重叠；
[0011]形成掩模层于所述基底上，使所述掩模层覆盖所述至少一个栅极位于所述至少一个有源区的边角区域的部分；以及
[0012]利用所述掩模层作为阻挡层进行重掺杂离子注入，之后退火，在所述至少一个栅极中形成具有第一掺杂浓度的第一栅极区和具有第二掺杂浓度的第二栅极区，所述第一栅极区为所述至少一个栅极位于所述至少一个有源区的边角区域的底部，所述第二栅极区为所述第一栅极区以外的所述至少一个栅极的区域，并且，所述重掺杂离子注入还在所述至少一个栅极两侧的所述至少一个有源区内形成源区和漏区。
[0013]一方面，本专利技术提供一种具有ESD保护结构的半导体器件，所述具有ESD保护结构的半导体器件包括：
[0014]基底；
[0015]至少一个第一沟槽隔离，形成于所述基底内，所述至少一个第一沟槽隔离包围至少一个有源区；
[0016]至少一个栅极，横跨所述至少一个有源区且所述至少一个栅极的端部与所述至少一个第一沟槽隔离重叠，并且，所述至少一个栅极包括具有第一掺杂浓度的第一栅极区和具有第二掺杂浓度的第二栅极区，所述第一栅极区为所述至少一个栅极位于所述至少一个有源区的边角区域的底部，所述第二栅极区为所述第一栅极区以外的所述至少一个栅极的区域；以及
[0017]源区和漏区，形成于所述至少一个栅极两侧的所述至少一个有源区内，其中，所述至少一个栅极和所述源区耦接至第一节点，所述漏区耦接至第二节点。
[0018]本专利技术提供的具有ESD保护结构的半导体器件及具有ESD保护结构的半导体器件的制造方法中，栅极及位于所述栅极两侧的源区及漏区可构成放电MOSFET，所述栅极包括具有第一掺杂浓度的第一栅极区和具有第二掺杂浓度的第二栅极区，所述第一栅极区为所述至少一个栅极位于所述至少一个有源区的边角区域的底部，所述第二栅极区为所述第一栅极区以外的栅极区域，所述第一栅极区在电场作用下会形成多晶硅耗尽区，继而能够提高放电MOSFET在所述有源区边角区域的阈值电压(Vth)，可延迟寄生晶体管的回跳，减小所述有源区边角区域的ESD电流，避免电流拥堵以及避免损伤放电MOSFET，有助于提升静电防护效果。
附图说明
[0019]图1是一种采用放电MOSFET进行ESD防护的集成电路的示意图。
[0020]图2是应用于图1所示集成电路的一放电MOSFET的剖面示意图。
[0021]图3是本专利技术一实施例中的具有ESD保护结构的半导体器件的平面示意图。
[0022]图4a、图4b及图4c分别为本专利技术一实施例具有ESD保护结构的半导体器件的制造方法中对多晶硅层进行选择性离子注入时沿图3中A
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A'线、B
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B'线及C
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C'线的剖面示意图。
[0023]图5a、图5b及图5c分别为本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有ESD保护结构的半导体器件的制造方法，其特征在于，包括：提供基底；在所述基底中形成至少一个第一沟槽隔离和被所述至少一个第一沟槽隔离包围的至少一个有源区；形成至少一个栅极于所述基底上，所述至少一个栅极横跨所述至少一个有源区且所述至少一个栅极的端部与所述至少一个第一沟槽隔离重叠；形成掩模层于所述基底上，使所述掩模层覆盖所述至少一个栅极位于所述至少一个有源区的边角区域的部分；以及利用所述掩模层作为阻挡层进行重掺杂离子注入，之后退火，在所述至少一个栅极中形成具有第一掺杂浓度的第一栅极区和具有第二掺杂浓度的第二栅极区，所述第一栅极区为所述至少一个栅极位于所述至少一个有源区的边角区域的底部，所述第二栅极区为所述第一栅极区以外的所述至少一个栅极的区域，并且，所述重掺杂离子注入还在所述至少一个栅极两侧的所述至少一个有源区内形成源区和漏区。2.如权利要求1所述的制造方法，其特征在于，所述第一掺杂浓度小于所述第二掺杂浓度；或者，所述第一栅极区未掺杂而所述第二栅极区具有掺杂。3.如权利要求1所述的制造方法，其特征在于，所述重掺杂离子注入的离子经所述退火扩散至所述至少一个栅极的被所述掩模层覆盖的区域，以形成位于所述第一栅极区上方的所述第二栅极区部分。4.如权利要求3所述的制造方法，其特征在于，所述掩模层覆盖所述至少一个栅极位于所述至少一个有源区的边角区域的顶表面并沿所述至少一个栅极背离所述至少一个第一沟槽隔离的侧面延伸，并覆盖所述至少一个有源区的部分表面。5.如权利要求1所述的制造方法，其特征在于，形成所述至少一个栅极于所述基底上包括：形成一栅介质层和一多晶硅层于所述基底上；形成另一掩模层于所述多晶硅层上，所述另一掩模层覆盖所述多晶硅层位于所述至少一个有源区的边角区域的部分；利用所述另一掩模层作为阻挡层进行N型离子注入，之后退火，在所述多晶硅层中形成第一离子掺杂区和第二离子掺杂区，所述第一离子掺杂区的N型掺杂浓度小于所述第二离子掺杂区的N型掺杂浓度，所述第一离子掺杂区为所述多晶硅层位于所述至少一个有源区的边角区域的底部，所述第二离子掺杂区围绕所述第一离子掺杂区；以及刻蚀所述多晶硅层以形成所述至少一个栅极，并在所述至少一个栅极的侧面形成侧墙。6.如权利要求1所述的制造方法，其特征在于，在形成所述至少一个栅极于所述基底上之前，所述制造方法还包括：在所述基底中形成至少一个第二沟槽隔离和至少一保护区，所述保护区由所述第二沟槽隔离与所述第一沟槽隔离限定；其中，通过所述重掺杂离子注入，在所述保护区顶部形成保护环。7.如权利要求6所述...

【专利技术属性】
技术研发人员：陈耿川，
申请(专利权)人：芯合半导体公司，
类型：发明
国别省市：