具有高电流能力的静电放电保护装置制造方法及图纸

本发明专利技术描述具有高电流能力的静电放电ESD保护装置。所述ESD保护装置(302)可包含串联连接的一对双向二极管(第一(305)及第二(325)双向二极管)。所述双向二极管(305、325)中的每一者包含并联连接的低电容LC二极管(310、330)及旁通二极管(315、335)。在ESD事件期间，电流流动通过所述第一双向二极管(305)的所述LC二极管(310)及所述第二双向二极管(325)的所述旁通二极管(335)。设计所述LC二极管及所述旁通二极管的特定布置以促进所述电流在被所述ESD保护装置占用的整个区域内均匀分布。保护装置占用的整个区域内均匀分布。保护装置占用的整个区域内均匀分布。

【技术实现步骤摘要】
具有高电流能力的静电放电保护装置
[0001]相关申请案的交叉参考
[0002]本专利申请案要求以下美国临时专利申请案的权益：(i)在2022年1月13日申请的“用于超低电容ESD二极管的D2二极管放置优化(D2 Diode Placement Optimization for Ultra Low Capacitance ESD Diodes)”的第63/299,310号申请案及(ii)在2022年1月13日申请的“保护ESD二极管布局及设计(Protection ESD Diode Layout and Design)”的第63/299,302号申请案；其中的每一者特此以其全文引用方式并入本文中。本申请案涉及与其一起在2022年6月30日申请的标题为“用于静电放电或浪涌保护的具有高电流能力的半导体装置(Semiconductor Devices with High Current Capability For Electrostatic Discharge or Surge Protection)”的第/号美国申请案，所述美国申请案特此以其全文引用方式并入本文中。


[0003]本公开大体上涉及半导体装置领域，且更特定来说，涉及具有高电流能力的静电放电保护装置。

技术介绍

[0004]集成电路(IC)可经受静电放电(ESD)事件，其通常在IC与另一物体接触或靠近另一物体时发生。ESD保护装置可与IC耦合以在ESD事件期间提供电流路径来保护IC。期望ESD保护装置能够安全地耗散高电流，而不会引发损坏。在IC的正常操作期间，ESD保护装置是不活动的以便不干扰正常操作。尽管ESD保护装置是不活动的(例如，在反向偏压条件下的二极管)，但其存在趋向于增加IC的寄生电容。期望ESD保护装置具有低电容。

技术实现思路

[0005]本公开描述具有高电流能力的ESD保护装置。此外，所述ESD保护装置包含具有低电容的二极管。此
技术实现思路
并非本公开的广泛概述，且既不希望识别本公开的关键或重要元件，也不标示其范围。确切来说，
技术实现思路
的主要目的是以简化形式呈现本公开的一些概念作为稍后呈现的更详细描述的序言。
[0006]在一些实施例中，一种半导体装置包含：n型衬底；n型层，其在所述衬底上；p型层，其在所述n型层之上，所述p型层包含背对着所述衬底的表面；及第一双向二极管，其包含：第一低电容(LC)二极管，其具有：(1)第一p型掩埋区，其从所述p型层朝向所述衬底延伸且终止于所述n型层内；及(2)第一n型区，其从所述表面朝向所述衬底延伸且终止于所述第一p型掩埋区上方。
[0007]在一些实施例中，一种半导体装置包含：n型衬底；n型层，其在所述衬底上；p型层，其在所述n型层之上，所述p型层包含背对着所述衬底的表面；及第一区域，其包含第一侧及与所述第一侧相对的第二侧，其中所述第一区域包含：(1)第一pn结，其在与所述表面相距的第一深度处，所述第一pn结跨所述p型层及从所述表面延伸到所述第一深度的第一n型区
形成；及(2)第二pn结，其在与所述表面相距的大于所述第一深度的第二深度处，所述第二pn结跨所述n型层及从所述p型层朝向所述衬底延伸的第一p型掩埋区形成。
[0008]在一些实施例中，一种半导体装置包含：n型衬底；n型层，其在所述衬底上；p型层，其在所述n型层之上，所述p型层包含第一掺杂浓度及背对着所述衬底的表面；第一二极管区域，其具有第一侧及与所述第一侧相对的第二侧；第二二极管区域，其接近于所述第一侧；第三二极管区域，其具有第三侧及与所述第三侧相对的第四侧，所述第三二极管区域接近于所述第二侧定位且具有面向所述第二侧的所述第四侧；及第四二极管区域，其接近于所述第三侧，其中：所述第一及第三二极管区域中的每一者包含：(1)p型掩埋区，其具有大于所述第一掺杂浓度的第二掺杂浓度，所述p型掩埋区从所述p型层朝向所述衬底延伸且终止于所述n型层内；及(2)n型区，其从所述表面朝向所述衬底延伸且终止于所述p型掩埋区上方的所述p型层内，且所述第二及第四二极管区域中的每一者包含从所述表面朝向所述衬底延伸且终止于所述p型层内的p型区，其中所述p型区具有大于所述第一掺杂浓度的第三掺杂浓度。
附图说明
[0009]图1A及1B在平面图及横截面图中说明根据本公开的实施例的半导体装置的示意图；
[0010]图2是根据本公开的实施例的半导体装置的等效电路；
[0011]图3A及3B说明根据本公开的实施例的半导体装置的实例布局；
[0012]图4A及4B呈现说明根据本公开的实施例的半导体装置的电特性的实验及模拟结果；及
[0013]图5A及5B在平面图及横截面图中说明根据本公开的实施例的半导体装置的示意图。
具体实施方式
[0014]本公开参考附图进行描述。图中的组件并非按比例绘制。代替地，应将重点放在明确说明本公开的整体特征及原理上。参考诸图的实例实施例陈述众多特定细节及关系以提供本公开的理解。应理解，诸图及实例不意味着将本公开的范围限制于此类实例实施例，而是实施例通过互换或修改至少一些所描述或所说明元件是可能的。此外，在本公开可能部分或完全使用已知组件实施的情况下，描述促进本公开的理解的此类组件的那些部分，且省略此类组件的其它部分的详细描述以便不模糊本公开。
[0015]本文中公开的各种结构可使用半导体工艺技术形成。包含多种材料的层可例如使用沉积技术(例如化学气相沉积、物理气相沉积、原子层沉积、旋涂、镀敷)、热工艺技术(例如氧化、氮化、外延)及/或其它合适技术形成于衬底之上。类似地，层的一些部分可例如使用蚀刻技术(例如等离子体(或干)蚀刻、湿蚀刻)、化学机械平坦化及/或其它合适技术来选择性移除，所述技术中的一些可与光刻步骤组合。
[0016]本文中描述的半导体装置、集成电路或IC组件可形成于包含各种半导体材料(例如硅、锗、硅
‑
锗合金、砷化镓、氮化镓、碳化硅或类似物)的半导体衬底(或裸片)上。在一些情况中，衬底是指半导体晶片。衬底(或衬底的区)的导电性(或电阻率)可由使用各种化学
物种(其还可称为掺杂原子)(包含(但不限于)硼、铟、砷或磷)的掺杂技术来控制。掺杂可在衬底(或生长于衬底上的外延层)的初始形成或生长期间通过离子植入或其它合适掺杂技术执行。
[0017]如本文中使用，例如“第一”及“第二”的术语用于任意区分于此类术语描述的元件之间。因此，描述及权利要求书中的这些术语不希望指示此类元件的时间或其它优先化。此外，例如“前”、“后”、“顶部”、“底部”、“之上”、“之下”、“垂直”、“水平”、“横向”、“向下”、“向上”、“上”、“下”或类似物的术语用于指半导体装置中的特征鉴于图中展示的定向的相对方向或位置。举例来说，“上”或“最上”可指经定位比其它特征离页面的顶部更近的特征。应理解，如此使用的术语在适当情况下是可互换的使得本文中描述的技术的实施例例如能够以除了本文中说明或以其它方式描述的定向外的其它定向进行操作。
[0018本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其包括：n型衬底；n型层，其在所述衬底上；p型层，其在所述n型层之上，所述p型层包含背对着所述衬底的表面；及第一双向二极管，其包含：第一低电容LC二极管，其具有：(1)第一p型掩埋区，其从所述p型层朝向所述衬底延伸且终止于所述n型层内；及(2)第一n型区，其从所述表面朝向所述衬底延伸且终止于所述第一p型掩埋区上方。2.根据权利要求1所述的半导体装置，其中所述第一双向二极管进一步包括包围所述第一LC二极管的第一隔离结构，所述第一隔离结构从所述表面延伸经过所述n型层与所述衬底之间的界面。3.根据权利要求2所述的半导体装置，其中所述第一双向二极管进一步包括：第一旁通二极管，其具有从所述表面朝向所述衬底延伸且终止于所述p型层内的第一p型区；及第二隔离结构，其包围所述第一旁通二极管，所述第二隔离结构从所述表面延伸经过所述界面。4.根据权利要求3所述的半导体装置，其中所述第一旁通二极管没有所述第一p型掩埋区。5.根据权利要求3所述的半导体装置，其进一步包括第二双向二极管，所述第二双向二极管包含：第二LC二极管，其具有：(1)第二p型掩埋区，其从所述p型层朝向所述衬底延伸且终止于所述n型层内；及(2)第二n型区，其从所述表面朝向所述衬底延伸且终止于所述第二p型掩埋区上方；第三隔离结构，其包围所述第二LC二极管，所述第三隔离结构从所述表面延伸经过所述界面；第二旁通二极管，其具有从所述表面朝向所述衬底延伸且终止于所述p型层内的第二p型区；及第四隔离结构，其包围所述第二旁通二极管，所述第四隔离结构从所述表面延伸经过所述界面。6.根据权利要求5所述的半导体装置，其中所述衬底为所述第一及第二LC二极管及所述第一及第二旁通二极管提供共同节点。7.根据权利要求5所述的半导体装置，其进一步包括：第一端子，其连接到所述第一双向二极管的所述第一n型区及所述第一p型区；及第二端子，其连接到所述第二双向二极管的所述第二n型区及所述第二p型区。8.根据权利要求5所述的半导体装置，其中：在第一极性情况下的第一静电放电ESD事件期间，第一电流在所述第一旁通二极管与所述第二LC二极管之间流动通过所述第一LC二极管之下的所述衬底的第一部分；且在与所述第一极性相反的第二极性情况下的第二ESD事件期间，第二电流在所述第二旁通二极管与所述第一LC二极管之间流动通过所述第二LC二极管之下的所述衬底的第二
部分。9.根据权利要求1所述的半导体装置，其中所述第一n型区与所述第一p型掩埋区分开至少两(2)微米。10.根据权利要求1所述的半导体装置，其中：所述第一n型区包含具有第一平均掺杂浓度的内部及具有小于所述第一平均掺杂浓度的第二平均掺杂浓度的外部；且所述外部与所述p型层接触会在与所述表面相距的第一深度处形成第一pn结。11.根据权利要求10所述的半导体装置，其中：所述第一平均掺杂浓度的范围从1x10
17 cm
‑3到3x10
19 cm
‑3；且所述第二平均掺杂浓度的范围从1x10
16 cm
‑3到1x10
17 cm
‑3。12.根据权利要求10所述的半导体装置，其中所述第一p型掩埋区包含接触所述n型层的界面，所述界面在与所述表面相距的大于所述第一深度的第二深度处形成第二pn结。13.根据权利要求12所述的半导体装置，其中第三pn结跨所述p型层及所述n型层形成于与所述表面相距的大于所述第一深度且小于所述第二深度的第三深度处。14.根据权利要求1所述的半导体装置，其中：所述n型衬底具有大于1x10
18 cm
‑3的平均掺杂浓度；所述n型层具有小于1x10
16 cm
‑3的平均掺杂浓度；所述p型层具有小于1x10
15 cm
‑3的平均掺杂浓度；所述p型掩埋区具有至少1x10
17 cm
‑3的掺杂浓度；且所述p型区具有至少1x10
17 cm
‑3的掺杂浓度。15.一种半导体装置，其包括：n型衬底；n型层，其在所述衬底上；p型层，其在所述n型层之上，所述p型层包含背对着所述衬底的表面；及第一区域，其包含第一侧及与所述第一侧相对的第二侧，其中所述第一区域包含：(1)第一pn结，其在与所述表面相距的第一深度处，所述第一pn结跨所述p型层及从所述表面延伸到所述第一深度的第一n型区形成；及(2)第二pn结，其在与所述表面相距的大于所述第一深度的第二深度处，所述第二pn结跨所述n型层及从所述p型层朝向所述衬底延伸的第一p型掩埋区形成。16.根据权利要求15所述的半导体装置，其进一步包括：第一隔离结构，其包围所述第一区域，所述第一隔离结构从所述表面延...

【专利技术属性】
技术研发人员：金圣龙，苏迪尔，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：