分栅式非易失存储器及其制造方法、控制方法技术

本发明专利技术涉及分栅式非易失存储器及其制造方法、控制方法。所述分栅式非易失存储器包括至少一个存储单元，所述存储单元包括形成于一半导体基底内的漏区和N型掺杂源区、形成于所述N型掺杂源区和所述漏区之间的栅极叠层、第一侧墙、选择栅和第二侧墙。所述漏区包括一N型掺杂区和形成于所述N型掺杂区内的一P型重掺杂区。所述存储单元兼具防止由于过度擦除而导致数据误判、编程电流较低和读取电流较高的特点，而且，分栅式结构不会明显增大存储单元的面积，提升了所述分栅式非易失存储器的综合性能。能。能。

【技术实现步骤摘要】
分栅式非易失存储器及其制造方法、控制方法


[0001]本专利技术涉及半导体
，尤其涉及分栅式非易失存储器及其制造方法、控制方法。

技术介绍

[0002]非易失存储器(non
‑
volatile memory，NVM)具有可多次进行数据的存入、读取、擦除以及在系统关闭或无电源供应时所存储的数据也不会消失的优点，已成为在电脑、手机、数码相机以及其它电子设备中广泛采用的一种存储器。
[0003]一种典型的非易失存储器的存储单元包括半导体基底、浮栅(floating gate)和控制栅(control gate)，其中，控制栅设置于浮栅上，浮栅与半导体基底之间通过隧穿介电层(tunneling dielectric layer)相隔。在对这种非易失存储器的存储单元进行擦除操作时，从浮栅排出的电子数量不易控制，容易使得浮栅排出过多电子而呈现为带正电状态，该现象称为过度擦除(over erase)。过度擦除容易导致在控制栅电压未达到工作电压时，浮栅下方的沟道便会导通，使得当控制栅电压在工作电压和非工作电压之间切换时，相应的存储单元不能正常开启和关断，而是会存在持续“开启”(on)的状态，容易造成数据误判。
[0004]为了解决过度擦除的问题，一种方法是通过设计编程判断电路以核实对存储单元的编程操作，但编程判断电路通常较为复杂。另一种更为常用的方法是在每个存储单元的漏端增设选择晶体管，通过控制选择晶体管下方的沟道保持关闭状态，即使在存储单元由于过度擦除而导致浮栅下方沟道在控制栅电压未达到工作电压时即已打开的情况下，漏端和源端也无法导通，可以达到防止数据误判的目的，但是选择晶体管的设置会导致存储单元的面积有较大增加。
[0005]随着非易失存储器的单元尺寸的减小，除了需要防止由于过度擦除而导致数据误判外，还希望非易失存储器同时具备编程电流低而读取电流高的特点，同时不明显增大存储单元的面积，但目前的非易失存储器尚不能达到相应要求，这成为了目前非易失存储器的主要挑战之一。

技术实现思路

[0006]为了使非易失存储器兼具防止由于过度擦除而导致数据误判、编程电流较低和读取电流较高的特点，同时不明显增大存储单元的面积，本专利技术提供一种分栅式非易失存储器的制造方法，另外还提供一种分栅式非易失存储器及其控制方法。
[0007]一方面，本专利技术提供一种分栅式非易失存储器的制造方法，包括：
[0008]提供一半导体基底，所述半导体基底中形成有多个隔离区，相邻两个隔离区之间限定出一有源区；
[0009]形成一栅极叠层在所述有源区上，所述栅极叠层具有第一侧和第二侧；
[0010]形成漏区，所述漏区位于所述栅极叠层的第一侧，所述漏区包括一N型掺杂区和形成于所述N型掺杂区内的一P型重掺杂区；
[0011]形成第一侧墙在所述栅极叠层的第一侧和第二侧；
[0012]形成选择栅，所述选择栅位于所述栅极叠层的第二侧且与所述栅极叠层通过所述第一侧墙隔离；
[0013]形成第二侧墙在所述栅极叠层的第一侧以及与所述第一侧墙相对的所述选择栅一侧；以及
[0014]形成N型掺杂源区，所述N型掺杂源区位于与所述第一侧墙相对的所述选择栅一侧。
[0015]一方面，本专利技术提供一种分栅式非易失存储器，所述分栅式非易失存储器包括至少一个存储单元，每个所述存储单元包括：
[0016]N型掺杂源区，形成于一半导体基底内；
[0017]漏区，形成于所述半导体基底内，所述漏区包括一N型掺杂区和形成于所述N型掺杂区内的一P型重掺杂区；
[0018]栅极叠层，形成于所述N型掺杂源区和所述漏区之间，其中，所述漏区中的N型掺杂区延伸至部分所述栅极叠层的下方；
[0019]第一侧墙，形成于所述栅极叠层的两侧面；
[0020]选择栅，形成于所述N型掺杂源区和所述栅极叠层之间，所述选择栅的一侧面邻接一所述第一侧墙与所述栅极叠层隔离；以及
[0021]第二侧墙，形成于另一所述第一侧墙上及所述选择栅的另一侧面。
[0022]一方面，本专利技术提供一种分栅式非易失存储器的控制方法，包括对上述分栅式非易失存储器中选定的所述存储单元进行编程操作，其中所述栅极叠层包括控制栅，所述编程操作包括：
[0023]设置所述半导体基底接地；
[0024]设置选定的所述存储单元的源区接地或者浮置，漏区为负偏压，控制栅为正偏压；以及
[0025]设置非选定的所述存储单元的源区和漏区接地或者浮置，控制栅为负偏压或者0V，选择栅接地。
[0026]本专利技术提供的分栅式非易失存储器中的存储单元包括形成于一半导体基底内的漏区和N型掺杂源区、形成于所述N型掺杂源区和所述漏区之间的栅极叠层、第一侧墙和选择栅。该存储单元在工作时，一方面，可以通过选择栅使存储单元的沟道不能导通，防止由于过度擦除而导致数据误判；另一方面，所述存储单元在N型掺杂源区和漏区之间形成的是N型沟道，由于电子迁移率较空穴迁移率高，可以获得较高的读取电流；再一方面，所述存储单元的漏区包括N型掺杂区和形成于所述N型掺杂区内的P型重掺杂区，二者之间形成了P+/N结，在进行编程时，电子在该N型掺杂区聚集，降低了所述P+/N结的带间隧穿(band
‑
to
‑
band tunneling)电压，提高了隧穿几率，在适合的工作电压的作用下，隧穿电子可以被注入到栅极叠层中的浮栅，对于沟道内电子的需求降低，从而需要的编程电流较低。可见，所述存储单元兼具防止由于过度擦除而导致数据误判、编程电流较低和读取电流较高的特点，而且，分栅式结构不会明显增大存储单元的面积，提升了所述分栅式非易失存储器的综合性能。
[0027]本专利技术提供的分栅式非易失存储器的制造方法和分栅式非易失存储器的控制方
法与上述分栅式非易失存储器具有相同或类似的优点。
附图说明
[0028]图1是本专利技术一实施例的分栅式非易失存储器中的存储单元的剖面结构示意图。
[0029]图2是本专利技术一实施例的分栅式非易失存储器中的存储单元阵列的电路示意图。
[0030]图3是图2所示的存储单元阵列的平面示意图。
[0031]图4a至图13c是采用本专利技术一实施例的分栅式非易失存储器的制造方法形成分栅式非易失存储器的剖面示意图。
[0032]图14a至图16c是采用本专利技术另一实施例的分栅式非易失存储器的制造方法形成分栅式非易失存储器的剖面示意图。
[0033]附图标记说明：
[0034]100
‑
半导体基底；110
‑
栅极叠层；111
‑
隧穿介电层；112
‑
第一导电材料层；112a
‑
第一沟槽；113
‑
栅间介质层；114
‑
第二导电材料层；114a
‑
第二沟槽；115
‑
硬掩模层；120
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【技术保护点】

【技术特征摘要】
1.一种分栅式非易失存储器的制造方法，其特征在于，包括：提供一半导体基底，所述半导体基底中形成有多个隔离区，相邻两个隔离区之间限定出一有源区；形成栅极叠层在所述有源区上，所述栅极叠层具有第一侧和第二侧；形成漏区，所述漏区位于所述栅极叠层的第一侧，所述漏区包括一N型掺杂区和形成于所述N型掺杂区内的一P型重掺杂区；形成第一侧墙在所述栅极叠层的第一侧和第二侧；形成选择栅，所述选择栅位于所述栅极叠层的第二侧且与所述栅极叠层通过所述第一侧墙隔离；形成第二侧墙在所述栅极叠层的第一侧以及与所述第一侧墙相对的所述选择栅一侧；以及形成N型掺杂源区，所述N型掺杂源区位于与所述第一侧墙相对的所述选择栅一侧。2.如权利要求1所述的制造方法，其特征在于，形成所述栅极叠层包括：依次堆叠形成隧穿介电层和第一导电材料层，并光刻刻蚀形成沿第一方向且暴露所述隧穿介电层的多个第一沟槽；以及在所述第一导电材料层和所述第一沟槽上依次形成栅间介质层、第二导电材料层和硬掩模层，并光刻刻蚀形成沿第二方向的多个第二沟槽和所述栅极叠层。3.如权利要求1所述的制造方法，其特征在于，形成所述漏区包括：于所述栅极叠层第一侧的所述有源区依次执行N型离子注入和P型离子注入，以分别形成所述N型掺杂区和所述P型重掺杂区，其中，所述N型掺杂区延伸至部分所述栅极叠层下方。4.如权利要求3所述的制造方法，其特征在于，在进行所述N型离子注入时，能量为80KeV～150KeV，剂量为8E12cm
‑2～8E14cm
‑2；在进行所述P型离子注入时，能量为5KeV～25KeV，剂量为1E15cm
‑2～1E16cm
‑2。5.如权利要求2所述的制造方法，其特征在于，形成所述选择栅包括：形成栅极介电层于所述第二沟槽中；形成第三导电材料层，所述第三导电材料层覆盖所述栅极介电层和所述栅极叠层；以平坦化工艺去除部分所述第三导电材料层；以及光刻刻蚀所述第三导电材料层，形成所述选择栅在每个所述栅极叠层的第二侧。6.如权利要求2所述的制造方法，其特征在于，形成所述选择栅包括：形成栅极介电层于所述第二沟槽中；形成第三导电材料层，所述第三导电材料层覆盖所述栅极介电层和所述栅极叠层；以回刻蚀工艺去除部分所述第三导电材料层，保留所述栅极叠层两侧的第三导电材料层；以及光刻刻蚀所述栅极叠层第一侧的所述第三导电材料层，形成所述选择栅在每个所述栅极叠层的第二侧。7.如权利要求1所述的制造方法，其特征在于，形成所述N型掺杂源区包括：于每个所述选择栅相对漏区一侧的有源区执行N型离子注入。8.如权利要求7所述的制造方法，其特征在于，在形成所述选择栅之后且在形成所述第
二侧墙之前，还包括：于每个所述选择栅相对漏区一侧的有源区执行N型LDD注入。9.一种分栅式非易失存储器，其特征在于，所述分栅式非...

【专利技术属性】
技术研发人员：陈耿川，
申请(专利权)人：芯合半导体公司，
类型：发明
国别省市：