非易失存储器及其制造方法、控制方法技术

本发明专利技术涉及非易失存储器及其制造方法、控制方法。所述非易失存储器包括至少一个2T存储单元，每个所述2T存储单元包括半导体基底、形成于半导体基底上的第一栅极叠层、第二栅极叠层以及形成于半导体基底内的漏区、共用源漏区和源区，所述源区和所述共用源漏区均为N型掺杂，所述漏区包括一N型掺杂区和形成于所述N型掺杂区内的一P型重掺杂区。所述2T存储单元兼具防止由于过度擦除而导致数据误判、编程电流较低和读取电流较高的特点，使得非易失存储器的性能得到了提升。的性能得到了提升。的性能得到了提升。

【技术实现步骤摘要】
非易失存储器及其制造方法、控制方法


[0001]本专利技术涉及半导体
，尤其涉及非易失存储器及其制造方法、控制方法。

技术介绍

[0002]非易失存储器(non
‑
volatile memory，NVM)具有可多次进行数据的存入、读取、擦除以及在系统关闭或无电源供应时所存储的数据也不会消失的优点，已成为在电脑、手机、数码相机以及其它电子设备中广泛采用的一种存储器。
[0003]一种典型的非易失存储器的存储单元包括半导体基底、浮栅(floating gate)和控制栅(control gate)，其中，控制栅设置于浮栅上且与浮栅之间以介电层相隔，浮栅与半导体基底之间通过隧穿氧化层(tunneling oxide)相隔。在对这种非易失存储器的存储单元进行擦除操作时，从浮栅排出的电子数量不易控制，容易使得浮栅排出过多电子而呈现为带正电状态，该现象称为过度擦除(overerase)。过度擦除容易导致在控制栅电压未达到工作电压时，浮栅下方的沟道便会导通，使得当控制栅电压在工作电压和非工作电压之间切换时，相应的存储单元不能正常开启和关断，而是会存在持续“开启”(on)的状态，容易造成数据误判。
[0004]为了解决过度擦除的问题，一种方法是通过设计编程判断电路以核实对存储单元的编程操作，但编程判断电路通常较为复杂。另一种更为常用的方法是在每个存储单元的漏端增设选择晶体管，通过控制选择晶体管下方的沟道保持关闭状态，即使在存储单元由于过度擦除而导致浮栅下方沟道在控制栅电压未达到工作电压时即已打开的情况下，漏端和源端也无法导通，可以达到防止数据误判的目的。
[0005]随着非易失存储器的单元尺寸的减小，除了需要防止由于过度擦除而导致数据误判外，还希望非易失存储器同时具备编程电流低而读取电流高的特点，但目前的非易失存储器尚不能达到相应要求，这成为了目前非易失存储器的主要挑战之一。

技术实现思路

[0006]为了使非易失存储器兼具防止由于过度擦除而导致数据误判、编程电流较低和读取电流较高的特点，本专利技术提供一种非易失存储器，另外还提供一种非易失存储器的制造方法和一种非易失存储器的控制方法。
[0007]一方面，本专利技术提供一种非易失存储器，所述非易失存储器包括至少一个2T存储单元，每个所述2T存储单元包括：
[0008]半导体基底；
[0009]第一栅极叠层，形成于所述半导体基底上，所述第一栅极叠层包括从下至上依次堆叠的隧穿介电层、浮栅、栅间介质层和控制栅；
[0010]第二栅极叠层，形成于所述半导体基底上，所述第二栅极叠层包括从下至上依次堆叠的栅极介电层和选择栅；
[0011]漏区，形成于所述半导体基底内且位于所述第一栅极叠层远离所述第二栅极叠层
的一侧；
[0012]共用源漏区，形成于所述半导体基底内且位于所述第一栅极叠层与所述第二栅极叠层之间；以及
[0013]源区，形成于所述半导体基底内且位于所述第二栅极叠层远离所述第一栅极叠层的一侧，
[0014]其中，所述源区和所述共用源漏区均为N型掺杂，所述漏区包括一N型掺杂区和形成于所述N型掺杂区内的一P型重掺杂区。
[0015]可选的，所述2T存储单元还包括N型掺杂的LDD区，所述LDD区形成于所述半导体基底内且分别位于所述源区的外围和所述共用源漏区的外围；其中，所述漏区中的N型掺杂区横向延伸至部分所述第一栅极叠层的下方。
[0016]可选的，所述非易失存储器包括镜像2T存储单元，所述镜像2T存储单元与所述2T存储单元共用所述源区，其中多个所述2T存储单元及所述镜像2T存储单元形成一存储单元阵列。
[0017]可选的，各个所述2T存储单元及所述镜像2T存储单元中的控制栅分别连接而形成控制栅线，各个所述2T存储单元及所述镜像2T存储单元中的选择栅分别连接而形成字线，各个所述2T存储单元及所述镜像2T存储单元中的源区连接而形成源极线。
[0018]可选的，所述2T存储单元及所述镜像2T存储单元的控制栅相邻且平行。
[0019]可选的，所述非易失存储器还包括：
[0020]一层间介质层，覆盖各个所述2T存储单元及所述镜像2T存储单元；
[0021]多个接触插塞，贯穿形成于所述层间介质层中，每个所述接触插塞与相应的所述漏区连接；以及
[0022]位线，通过相应的所述接触插塞分别与各个所述2T存储单元及所述镜像2T存储单元的漏区连接。
[0023]可选的，所述半导体基底为P型掺杂基底，所述2T存储单元的源区、共用源漏区和漏区形成于所述P型掺杂基底的顶部。
[0024]可选的，所述半导体基底具有三阱结构，所述三阱结构包括位于一P型掺杂基底内的N型掺杂阱以及位于所述N型掺杂阱内的P型掺杂阱，所述2T存储单元的源区、共用源漏区和漏区形成于所述P型掺杂阱的顶部。
[0025]一方面，本专利技术提供一种非易失存储器的制造方法，包括如下步骤：
[0026]提供一半导体基底；
[0027]在所述半导体基底中形成多个隔离区，相邻两个隔离区在其之间限定出一有源区；
[0028]在所述有源区上形成第一栅极叠层和第二栅极叠层，所述第一栅极叠层包括从下至上依次堆叠的隧穿介电层、浮栅、栅间介质层和控制栅，所述第二栅极叠层包括从下至上依次堆叠的栅极介电层和选择栅；
[0029]在所述有源区中形成漏区，所述漏区位于所述第一栅极叠层远离所述第二栅极叠层的一侧，所述漏区包括一N型掺杂区和形成于所述N型掺杂区内的一P型重掺杂区；以及
[0030]在所述有源区中形成源区和共用源漏区，所述源区位于所述第二栅极叠层远离所述第一栅极叠层的一侧，所述共用源漏区位于所述第一栅极叠层与所述第二栅极叠层之
间，所述源区和所述共用源漏区均为N型掺杂。
[0031]可选的，形成所述漏区包括：
[0032]对所述第一栅极叠层远离所述第二栅极叠层一侧的所述有源区的部分区域分别执行N型离子注入和P型离子注入，以分别形成所述N型掺杂区和所述P型重掺杂区。可选的，在进行所述N型离子注入时，注入能量为80KeV～150KeV，注入剂量为8E12cm
‑2～8E14cm
‑2。可选的，在进行所述P型离子注入时，注入能量为5KeV～25KeV，注入剂量为1E15cm
‑2～1E16cm
‑2。
[0033]可选的，形成所述源区和所述共用源漏区包括：
[0034]对位于所述第一栅极叠层和所述第二栅极叠层之间的所述有源区的部分区域和位于所述第二栅极叠层远离所述第一栅极叠层一侧的所述有源区的部分区域执行N型LDD注入；
[0035]在所述第一栅极叠层和所述第二栅极叠层的侧面形成侧墙；以及
[0036]对位于所述第一栅极叠层和所述第二栅极叠层之间以及位于所述第二栅极叠层远离所述第一栅极叠层一侧的所述有源区的部分区域执行N型离子注入，以形成所述共用源漏区和所述源区。
本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失存储器，其特征在于，包括至少一个2T存储单元，每个所述2T存储单元包括：半导体基底；第一栅极叠层，形成于所述半导体基底上，所述第一栅极叠层包括从下至上依次堆叠的隧穿介电层、浮栅、栅间介质层和控制栅；第二栅极叠层，形成于所述半导体基底上，所述第二栅极叠层包括从下至上依次堆叠的栅极介电层和选择栅；漏区，形成于所述半导体基底内且位于所述第一栅极叠层远离所述第二栅极叠层的一侧；共用源漏区，形成于所述半导体基底内且位于所述第一栅极叠层与所述第二栅极叠层之间；以及源区，形成于所述半导体基底内且位于所述第二栅极叠层远离所述第一栅极叠层的一侧，其中，所述源区和所述共用源漏区均为N型掺杂，所述漏区包括一N型掺杂区和形成于所述N型掺杂区内的一P型重掺杂区。2.如权利要求1所述的非易失存储器，其特征在于，所述2T存储单元还包括：N型掺杂的LDD区，形成于所述半导体基底内且分别位于所述源区的外围和所述共用源漏区的外围；其中，所述漏区中的N型掺杂区横向延伸至部分所述第一栅极叠层的下方。3.如权利要求1所述的非易失存储器，其特征在于，所述非易失存储器包括镜像2T存储单元，所述镜像2T存储单元与所述2T存储单元共用所述源区，其中多个所述2T存储单元及所述镜像2T存储单元形成一存储单元阵列。4.如权利要求3所述的非易失存储器，其特征在于，各个所述2T存储单元及所述镜像2T存储单元中的控制栅分别连接而形成控制栅线，各个所述2T存储单元及所述镜像2T存储单元中的选择栅分别连接而形成字线，各个所述2T存储单元及所述镜像2T存储单元中的源区连接而形成源极线。5.如权利要求4所述的非易失存储器，其特征在于，所述2T存储单元及所述镜像2T存储单元的控制栅相邻且平行。6.如权利要求3所述的非易失存储器，其特征在于，所述非易失存储器还包括：一层间介质层，覆盖各个所述2T存储单元及所述镜像2T存储单元；多个接触插塞，贯穿形成于所述层间介质层中，每个所述接触插塞与相应的所述漏区连接；以及位线，通过相应的所述接触插塞分别与各个所述2T存储单元及所述镜像2T存储单元的漏区连接。7.如权利要求1所述的非易失存储器，其特征在于，所述半导体基底为P型掺杂基底，所述2T存储单元的源区、共用源漏区和漏区形成于所述P型掺杂基底的顶部。8.如权利要求1所述的非易失存储器，其特征在于，所述半导体基底具有三阱结构，所述三阱结构包括位于一P型掺杂基底内的N型掺杂阱以及位于所述N型掺杂阱内的P型掺杂阱，所述2T存储单元的源区、共用源漏区和漏区形成于所述P型掺杂阱的顶部。
9.一种非易失存储器的制造方法，其特征在于，包括：提供一半导体基底；在所述半导体基底中形成多个隔离区，相邻两个隔离区在其之间限定出一有源区；在所述有源区上形成第一栅极叠层和第二栅极叠层，所述第一栅极叠层包括从下至上依次堆叠的隧穿介电层、浮栅、栅间介质层和控制栅，所述第二栅极叠层包括从下至上依次堆叠的栅极介电层和选择栅；在所述有源区中形成漏区，所述漏区位于所述第一栅极叠层远离所述第二栅极叠层的一侧，所述漏区包括一N型掺杂区和形成于所述N型掺杂区内的一P型重掺杂区；以及在所述有源区中形成源区和共用源漏区，所述源区位于所述第二栅极叠层远离所述第一栅极叠层的一侧，所述共用源漏区位于所述第一栅极叠层与所述第二栅极叠层之间，所述源区和所述共用源漏区均为N型掺杂。10.如权利要求9所述的制造方法，其特征在于，形成所述漏区包括：对所述第一栅极叠层远离所述第二栅极叠层一侧的所述有源区的部分区域分别执行N型离子注入和P型离子注入，以分别形成所述...

【专利技术属性】
技术研发人员：陈耿川，
申请(专利权)人：芯合半导体公司，
类型：发明
国别省市：