半导体器件的深沟槽上形成鳍型结构的方法技术

本发明专利技术公开一种在半导体器件的深沟槽上形成鳍型结构的方法，该方法包括如下步骤：提供含有深沟槽以及该深沟槽内的多晶硅的掩埋氧化层；在掩埋氧化层和具有多晶硅栅栏的多晶硅上提供鳍型结构；在鳍型结构上设置第一掩膜；在掩埋氧化层和第一掩膜上设置衬垫层，其中，该衬垫层具有处于鳍型结构上方的第一部分，处于鳍型结构侧面上的第二部分以及处于深沟槽和掩埋氧化层上的第三部分；在衬垫层的第一和第二部分上设置第二掩膜；去除第二掩膜以及衬垫层第三部分，以暴露衬垫层的第一和第二部分；去除多晶硅栅栏，并在侧面上形成侧墙。并在侧面上形成侧墙。并在侧面上形成侧墙。

【技术实现步骤摘要】
半导体器件的深沟槽上形成鳍型结构的方法


[0001]本公开的实施方式涉及一种半导体器件形成方法，尤其涉及一种形成易失性存储器的鳍型结构的方法。

技术介绍

[0002]深沟槽电容器(DTC)为垂直半导体器件，用于为各种集成电路提供电容。相比于对封装件进行封装，使用DTC的优点在于，其能够自由设置或嵌入，以与目标电路尽可能靠近。此外，DTC还能够提供更高的单位面积电容。
[0003]硅基集成电路，如含有场效应晶体管(FET)或金属氧化物半导体FET(MOSFET)的硅基集成电路，一直致力于提供更高的速度、更高的集成密度以及更优化的功能。鳍型FET晶体管，即沟道形成于半导体材料的凸起的“鳍”内的FET晶体管，有望支持将沟道长度缩小至50nm以下，甚至可能缩小至约10nm，从而实现集成密度和功能速度的进一步提升。
[0004]对于深沟槽电容器设计为与数纳米级别的晶体管(如鳍型FET)结合的情形，当SOI半导体工艺从14nm缩减至10nm时，极难通过将当前鳍型FET与深沟槽电容器结合而提升性能。
[0005]此外，当深沟槽电容器设计为与在十几纳米以下级别制造的晶体管(如鳍型FET)结合时，重要的一点是，须有良好的机制防止深沟槽电容器之间发生短路，或者防止深沟槽多晶硅与深沟槽侧壁短路，以满足设计规格要求。
[0006]在其他方面，通常通过将逻辑电路与存储器电性结合而形成存储单元，以使得能够通过控制逻辑电路而实现存储器的数据存储、写入或删除。此类逻辑电路可以为晶体管，并且设置于存储器附近。已知，沟槽侧壁垂直器件动态随机存取存储(DRAM)单元的开发存在各种问题。例如，由于沟槽侧壁垂直器件DRAM单元需要空间，因此难以实现高密度单元。此外，沟槽侧壁垂直器件DRAM单元容易发生位线短路。
[0007]随着晶体管密度的增大和晶体管沟道长度的缩小，鳍型结构图案化掩膜与深沟槽上方鳍型结构之间的对准也变得至关重要。对于深沟槽侧壁与鳍型FET的鳍型结构之间的空间裕量较小的情形，套刻控制十分关键，即使当鳍型结构图案化掩膜发生极小的偏移，也将导致空间不对称，从而使得刻蚀过程中产生多晶硅残留。
[0008]另外，当前的鳍型结构循环工艺采用包括鳍型结构移除工艺/深沟槽插销形成工艺/ONO盖帽形成工艺在内的复杂工艺步骤，以防止深沟槽与深沟槽之间以及深沟槽与多晶硅之间的短路。
[0009]公开号为US2007/0048947A1的美国专利申请公开一种多结构的硅鳍型结构及其制造方法，但是该现有技术仅公开了如何制造带有侧墙的鳍型FET，并未提及深沟槽，而且其不适用于嵌入式动态随机存取存储器(eDRAM)。专利号为US6620699的美国专利公开一种形成深沟槽器件DRAM单元的氮化物内侧墙的方法。然而，其存在问题，例如，其未解决多晶硅残留的问题。公开号为US2005/0064635A1的美国专利申请公开一种防止薄侧墙FET的金属硅化物预清除过程中发生氧化物底切的方法，但其不适用于eDRAM。
[0010]因此，希望有一种鳍型结构及鳍型结构形成方法，其能够使深沟槽侧壁与鳍型FET的鳍型结构之间具有较大且甚至可形成开口的深沟槽空间，降低叠层控制要求，防止深沟槽与深沟槽或深沟槽与多晶硅短路，使形成于鳍型结构侧面的侧墙有助于去除多晶硅残留，且克服多晶硅残留的问题。

技术实现思路

[0011]鉴于上述现有技术的缺点，本专利技术提出一种在半导体器件的深沟槽(DT)上形成鳍型结构的方法。
[0012]根据本公开一种实施方式，提供一种在半导体器件的深沟槽(DT)上形成鳍型结构的方法，其中，所述DT包括第一DT，与该第一DT成对的第二DT以及与该第二DT相邻的第三DT，该方法包括如下步骤：提供含有所述DT以及该DT内的多晶硅的掩埋氧化层(BOX)；在所述BOX和所述多晶硅上提供图案化鳍，其中，该图案化鳍延伸于所述第一、第二以及第三DT上，所述多晶硅具有与所述图案化鳍相邻的多晶硅栅栏；在所述图案化鳍上设置第一掩膜；切去所述图案化鳍处于所述第二和第三DT之间的部分，以形成切割鳍；在所述BOX和所述第一掩膜上设置衬垫层，其中，该衬垫层具有处于所述切割鳍上方的第一部分，处于所述切割鳍侧面上的第二部分，以及处于所述第一和第二DT以及所述BOX上的第三部分；在所述衬垫层的第一和第二部分上设置第二掩膜；去除所述第二掩膜以及所述衬垫层的所述第三部分，以暴露该衬垫层的所述第一部分和所述第二部分；以及去除所述多晶硅栅栏，并在所述切割鳍的所述侧面上形成侧墙。
[0013]根据本公开另一实施方式，提供一种在半导体器件的深沟槽(DT)上形成鳍型结构的方法，其中，所述DT包括第一DT，与该第一DT成对的第二DT以及与该第二DT相邻的第三DT。该方法包括如下步骤：提供含有所述DT以及该DT内的多晶硅的掩埋氧化层(BOX)；在所述BOX和所述多晶硅上提供图案化鳍，其中，该图案化鳍延伸于第一、第二及第三DT上，所述多晶硅具有与所述图案化鳍相邻的多晶硅栅栏；在所述图案化鳍上设置第一掩膜；切去所述图案化鳍处于所述第二和第三DT之间的部分，以在第一和第二DT之间形成切割鳍；在所述BOX和所述第一掩膜上设置第一衬垫层；在所述第一衬垫层上设置第二衬垫层，其中，所述第一衬垫层和所述第二衬垫层中的每一者均具有处于所述切割鳍顶部上方的第一部分，处于所述切割鳍侧面上的第二部分以及处于第一和第二DT以及所述BOX上方的第三部分；在所述第二衬垫层的第一和第二部分上设置第二掩膜；去除所述第二掩膜以及所述第一和第二衬垫层的所述第三部分，以暴露所述第二衬垫层的所述第二部分；以及去除所述多晶硅栅栏，并在所述切割鳍的所述侧面上形成侧墙。
[0014]根据本公开又一实施方式，提供一种在半导体器件的深沟槽(DT)上形成鳍型结构的方法。该方法包括如下步骤：提供含有所述DT以及该DT内的多晶硅的掩埋氧化层(BOX)；在所述BOX和所述多晶硅上提供鳍型结构，其中，所述多晶硅具有与所述鳍型结构相邻的多晶硅栅栏；在所述鳍型结构上设置第一衬垫层；在所述BOX和所述第一掩膜上设置衬垫层，其中，该衬垫层具有处于所述鳍型结构上方的第一部分，处于所述鳍型结构侧面的第二部分以及处于所述DT和所述BOX上的第三部分；在所述衬垫层的第一和第二部分上设置第二掩膜；去除所述第二掩膜以及所述衬垫层的所述第三部分，以暴露所述衬垫层的所述第一部分和所述第二部分；以及去除所述多晶硅栅栏，并在所述鳍型结构的侧面上形成侧墙。
[0015]对于本领域普通技术人员而言，在参阅以下详细描述和附图后，本专利技术的上述实施方式及优点将变得更为清楚易懂：
附图说明
[0016]图1A至图1F为根据本公开优选实施方式在半导体器件的深沟槽上形成鳍型结构的方法示意图；
[0017]图2A至图2E为根据本公开另一优选实施方式在半导体器件的深沟槽上形成鳍型结构的方法示意图；
[0018]图3A至图3F为根据本公开另一优选实施方式在半导体器件的深沟槽上形成鳍型结构的方法示意图。
具体实施方式
[本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种在半导体器件的深沟槽上形成鳍型结构的方法，其中，所述深沟槽包括第一深沟槽和第二深沟槽，其特征在于，所述方法包括如下步骤：提供一掩埋氧化层，所述掩埋氧化层具有所述深沟槽以及位于所述深沟槽内的多晶硅；在所述掩埋氧化层和所述多晶硅上提供图案化鳍，其中，所述图案化鳍延伸于所述第一和第二深沟槽上方，所述多晶硅具有相邻于所述图案化鳍的多晶硅栅栏；在所述图案化鳍上设置第一掩膜；切去所述图案化鳍处于所述第二和第一深沟槽之间的部分，以形成切割鳍；在所述掩埋氧化层和所述第一掩膜上设置衬垫层，其中，所述衬垫层具有位于所述切割鳍上方的第一部分，位于所述切割鳍侧面的第二部分，以及位于所述第一和第二深沟槽以及所述掩埋氧化层上的第三部分；在所述衬垫层的所述第一和第二部分上设置第二掩膜；去除所述第二掩膜以及所述衬垫层的所述第三部分，以暴露出所述衬垫层的所述第一部分和所述第二部分；以及去除所述多晶硅栅栏，并在所述切割鳍的所述侧面形成侧墙。2.如权利要求1所述的方法，其特征在于，所述第一掩膜包括SiN硬掩模，所述方法还包括：通过执行湿法刻蚀工艺，去除所述衬垫层的所述第三部分。3.如权利要求1所述的方法，其特征在于：所述第二掩膜包括用于保护所述切割鳍的鳍型结构移除工艺掩膜，且具有处于50～80nm范围内的宽度；所述第二掩膜用于去除所述多晶硅栅栏。4.如权利要求1所述的方法，其特征在于，还包括如下步骤：通过执行套刻控制工艺，将所述第二掩膜与所述切割鳍对准，其中，所述切割鳍的所述侧面与所述深沟槽之间具有开口；以及扩大所述开口，以使得所述开口大至足以去除所述切割鳍的所述深沟槽内的栅栏残留。5.如权利要求4所述的方法，其特征在于：所述衬垫层包括厚度处于2～4nm范围内的氧化物衬垫层；所述开口可通过所述氧化物衬垫层的所述厚度进行调节和尺寸缩放。6.如权利要求5所述的方法，其特征在于，去除所述多晶硅栅栏的步骤通过反应离子刻蚀工艺进行。7.如权利要求1所述的方法，其特征在于，每一所述深沟槽的直径处于50nm～100nm的范围内，深度处于2～5μm的范围内。8.如权利要求1所述的方法，其特征在于，所述切割鳍的厚度处于10～20nm的范围内，高度处于30～50nm的范围内，宽度处于150～400nm的范围内。9.如权利要求1所述的方法，其特征在于：每一所述侧墙的宽度处于10～30nm的范围内；通过提供所述侧墙，以有效去除所述多晶硅栅栏。
10.一种在半导体器件的深沟槽上形成鳍型结构的方法，其中，所述深沟槽包括第一深沟槽和第二深沟槽，其特征在于，所述方法包括如下步骤：提供一掩埋氧化层，所述掩埋氧化层具有所述深沟槽以及位于所述深沟槽内的多晶硅；在所述掩埋氧化层和所述多晶硅上提供图案化鳍，其中，所述图案化鳍延伸于所述第一和第二深沟槽上方，所述多晶硅具有相邻于所述图案化鳍的多晶硅栅栏；在所述图案化鳍上设置第一掩膜；切去所述图案化鳍处于所述第二和第一深沟槽之间的部分，以在所述第一和第二深沟槽之间形成切割鳍；在所述掩埋氧化层和所述第一掩膜上设置第一衬垫层；在所述第一衬垫层上设置第二衬垫层，其中，所述第一衬垫层和...

【专利技术属性】
技术研发人员：李亮，刘春晖，刘晃，
申请(专利权)人：芯合半导体公司，
类型：发明
国别省市：