具有标准单元的半导体器件及其形成方法技术

本申请的实施例提供了具有标准单元的半导体器件及其形成方法。具有标准单元的半导体器件包括第一底部晶体管、第一顶部晶体管、第二底部晶体管、第二顶部晶体管和第一底部晶体管层级金属线。第一底部晶体管位于第一行中。第一顶部晶体管设置在第一行中的第一底部晶体管上方。第一底部晶体管和第一顶部晶体管共享第一栅极结构。第二底部晶体管位于紧邻于第一行的第二行中。第二顶部晶体管设置在第二行中的第二底部晶体管上方。第二底部晶体管和第二顶部晶体管共享第二栅极结构。第一底部晶体管层级金属线从第一底部晶体管的第一源极/漏极区横向延伸至第二底部晶体管的源极/漏极区。区。区。

【技术实现步骤摘要】
具有标准单元的半导体器件及其形成方法


[0001]本申请的实施例涉及具有标准单元的半导体器件及其形成方法。

技术介绍

[0002]半导体器件用于各种电子应用，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上顺序沉积绝缘或介电层、导电层和半导体材料层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件来制造半导体器件。
[0003]半导体工业通过不断减小最小部件尺寸来继续提高各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多元件被集成到给定区域中。

技术实现思路

[0004]根据本申请实施例的一个方面，提供了一种具有标准单元的半导体器件，包括：第一底部晶体管，位于第一行中；第一顶部晶体管，设置在第一行中的第一底部晶体管上方，第一底部晶体管和第一顶部晶体管共享第一栅极结构；第二底部晶体管，位于紧邻于第一行的第二行中；第二顶部晶体管，设置在第二行中的第二底部晶体管上方，第二底部晶体管和第二顶部晶体管共享第二栅极结构；以及第一底部晶体管层级金属线，从第一底部晶体管的第一源极/漏极区横向延伸至第二底部晶体管的源极/漏极区。
[0005]根据本申请实施例的另一个方面，提供了一种具有标准单元的半导体器件，包括：第一底部晶体管，在设置在衬底上的第一行中；第一顶部晶体管，设置在在第一行中的第一底部晶体管上方，第一底部晶体管和第一顶部晶体管共享第一栅极结构；第二底部晶体管，位于紧邻于第一行的第二行中；第二顶部晶体管，设置在第二行中的第二底部晶体管上方，第二底部晶体管和第二顶部晶体管共享第二栅极结构；以及第一顶部晶体管层级金属线，从第一顶部晶体管的第一源极/漏极区横向延伸至第二顶部晶体管的第一源极/漏极区。
[0006]根据本申请实施例的又一个方面，提供了一种形成半导体器件的方法，包括：在衬底上方形成第一底部半导体层和第二底部半导体层，第一底部半导体层和第二底部半导体层布置在相邻的行中；在第一底部半导体层上形成第一底部源极/漏极区，并且在第二底部半导体层上形成第二底部源极/漏极区；在第一底部半导体层上方形成第一顶部半导体层，并且在第二底部半导体层上方形成第二顶部半导体层；在第一顶部半导体层上形成第一顶部源极/漏极区，并且在第二顶部半导体层上形成第二顶部源极/漏极区；在第一顶部源极/漏极区中的第一个和第一底部源极/漏极区中的第一个之间形成层级间源极/漏极通孔；以及形成包裹环绕第一底部半导体层中的沟道区和第一顶部半导体层中的沟道区的第一栅极结构，以及形成包裹环绕第二底部半导体层中的沟道区和第二顶部半导体层中的沟道区的第二栅极结构。
附图说明
[0007]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强
调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0008]图1是示例CFET的透视图。
[0009]图2
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图7A、图8
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图10A、图11
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图12A和图13是制造DCH CFET标准单元的中间阶段的透视图。
[0010]图7B
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图7C是图7A所示的示例制造过程的中间阶段的截面图。
[0011]图10B
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图10F是图10A所示的示例制造过程的中间阶段的截面图。
[0012]图12B
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图12D是图12A所示的示例制造过程的中间阶段的截面图。
[0013]图14A是AOI21逻辑门的电路图。
[0014]图14B是根据本公开的一些实施例的使用DCH标准单元设计实施的AOI21逻辑单元的俯视布局图，其中图14B示出了包括顶部晶体管层级布局和底部晶体管层级布局的组合布局。
[0015]图14C是结合图14B所示的顶部晶体管层级上的截面切割C1
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C1和底部晶体管层级上的截面切割C2
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C2的截面图。
[0016]图14D是结合图14B所示的顶部晶体管层级上的截面切割D1
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D1和底部晶体管层级上的截面切割D2
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D2的截面图。
[0017]图14E是结合图14B所示的顶部晶体管层级上的截面切割E1
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E1和底部晶体管层级上的截面切割E2
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E2的截面图。
[0018]图14F是结合图14B所示的顶部晶体管层级的截面切割F1
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F1和底部晶体管层级的截面切割F2
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F2的截面图。
[0019]图15A是示出根据本公开的一些实施例的AOI21单元的布线拥塞改善的俯视布局图，其中图15A示出包括顶部晶体管层级布局和底部晶体管层级布局的组合布局。
[0020]图15B是结合图15A所示的顶部晶体管层级上的截面切割B1
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B1和底部晶体管层级上的截面切割B2
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B2的截面图。
[0021]图15C是结合图15A所示的顶部晶体管层级上的截面切割C1
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C1和底部晶体管层级上的截面切割C2
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C2的截面图。
[0022]图16A是根据本公开的一些实施例的标准单元的俯视布局图，其中图16A示出BEOL金属层级的布局、顶部晶体管层级的布局和底部晶体管层级的布局。
[0023]图16B是结合了底部晶体管层级上的输出节点(表示为“Out”)的截面、顶部晶体管层级上的输出节点(表示为“Out”)的截面以及图16A所示的BEOL金属层上的输出节点(表示为“Out”)的截面图。
[0024]图17A是根据本公开的一些实施例的NAND3逻辑单元的俯视布局图，其中图17A示出了包括顶部晶体管层级布局和底部晶体管层级布局的组合布局。
[0025]图17B是结合图17A所示的顶部晶体管层级上的截面切割B1
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B1和底部晶体管层级上的截面切割B2
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B2的截面图。
[0026]图17C是结合图17A所示的顶部晶体管层级上的截面切割C1
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C1和底部晶体管层级上的截面切割C2
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C2的截面图。
[0027]图17D是结合图17A所示的顶部晶体管层级上的截面切割D1
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D1和底部晶体管层级上的截面切割D2
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D2的截面图。
[0028]图18A是NAND逻辑门的电路图。
[0029]图18B是根据本公开的一些实施例的使用DCH标准单元设计实施的NAND单元的俯视布局图，其中图18B示出了包括顶部晶体管层级布局和底部晶体管层级布局的组合布局。
[0030]图18C是结合图18B所示的顶部晶体管层级上的截面切割C1
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C1和底部晶体管层级上的截面切割C2
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C2的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有标准单元的半导体器件，包括：第一底部晶体管，位于第一行中；第一顶部晶体管，设置在所述第一行中的所述第一底部晶体管上方，所述第一底部晶体管和所述第一顶部晶体管共享第一栅极结构；第二底部晶体管，位于紧邻于所述第一行的第二行中；第二顶部晶体管，设置在所述第二行中的所述第二底部晶体管上方，所述第二底部晶体管和所述第二顶部晶体管共享第二栅极结构；以及第一底部晶体管层级金属线，从所述第一底部晶体管的第一源极/漏极区横向延伸至所述第二底部晶体管的源极/漏极区。2.根据权利要求1所述的半导体器件，还包括：层级间源极/漏极通孔，从所述第一底部晶体管的源极/漏极区垂直延伸至所述第一顶部晶体管的源极/漏极区。3.根据权利要求1所述的半导体器件，还包括：一个或多个电源轨，设置在低于所述第一底部晶体管和所述第二底部晶体管的层级处。4.根据权利要求3所述的半导体器件，其中，所述一个或多个电源轨包括第一电源轨、第二电源轨和第三电源轨，其中，从俯视图看所述第一行中的所述第一底部晶体管和所述第一顶部晶体管在所述第一电源轨和所述第二电源轨之间，并且其中，从所述俯视图看所述第二行中的所述第二底部晶体管和所述第二顶部晶体管位于所述第二电源轨和所述第三电源轨之间。5.根据权利要求4所述的半导体器件，其中，所述第一电源轨和所述第三电源轨是V
DD
线，并且所述第二电源轨是V
SS
线。6.根据权利要求5所述的半导体器件，还包括：第二底部晶体管层级金属线，从所述第一底部晶体管的第二源极/漏极区横向延伸至所述V
SS
线上方的位置；以及通孔，电连接所述V
SS
线和所述第二底部晶体管层级金属线。7.根据权利要求5所述的半导体器件，还包括：顶部晶体管层...

【专利技术属性】
技术研发人员：康惟诚，张子璇，翁维阳，郑育慈，许煌浚，廖宇嵘，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：