静电保护器件及电子装置制造方法及图纸

本申请提供一种静电保护器件及电子装置，涉及集成电路静电保护技术领域，用于改善传统的DCSCR静电保护器件的寄生电容较大的技术问题。该静电保护器件通过改变重掺杂区、对应阱区的布局，以使触发路径包括由第一重掺杂区至第四重掺杂区之间的阱区部分，增大了触发路径的电阻，不仅能够降低的静电保护器的触发电压，以使静电保护器适用于低压领域的静电保护，提升其适用性；而且还能够提升静电保护器件的闩锁效率，减少导通电阻以及具有更低的寄生电容。生电容。生电容。

【技术实现步骤摘要】
静电保护器件及电子装置


[0001]本申请涉及集成电路静电保护
，尤其涉及一种静电保护器件及电子装置。

技术介绍

[0002]随着半导体技术的快速发展，半导体结构的集成度不断提高，使得半导体制造工艺特征尺寸不断减小，芯片上静电释放(Electro
‑
Static discharge，ESD)防护迎来了更大的挑战，越来越多的芯片由于ESD事件而毁坏，为此，如何提高芯片的ESD防护能力成为研究的热点。
[0003]在当前的静电保护研究中，通常将可控硅器件(Silicon Controlled Rectifier，SCR)应用于静电防护电路中，但是上述可控硅器件具有较高的触发电压，其不能较好地应用于低压领域。
[0004]为此，一种具有低触发电压的二极管直连的可控硅器件(Diode Connected SCR，DCSCR)，被应用于低压静电防护电路。然而，上述DCSCR静电保护器件的寄生电容较高，影响数据传输稳定性，不能较好应用于高速电路中。

技术实现思路

[0005]鉴于上述问题，本申请实施例提供一种静电保护器件及电子装置，其能够降低触发电压和寄生电容，提升数据传输稳定性，以适用于高速电路。
[0006]本申请实施例的第一方面提供了一种静电保护器件，包括：
[0007]具有第一掺杂类型的衬底；
[0008]具有第二掺杂类型的深阱区，位于所述衬底内；
[0009]具有第二掺杂类型的第一阱区，位于所述衬底内且位于所述深阱区上方，且所述第一阱区与所述深阱区界面接触；
[0010]具有第一掺杂类型的第二阱区，位于所述第一阱区内且位于所述深阱区上方，所述第二阱区与所述深阱区界面接触；
[0011]具有第一掺杂类型的第一重掺杂区和具有第二掺杂类型的第四重掺杂区，均位于所述第一阱区中；
[0012]具有第二掺杂类型的第二重掺杂区和具有第一掺杂类型的第三重掺杂区，均位于所述第二阱区中；
[0013]其中，所述第一掺杂类型和所述第二掺杂类型相反；所述第一重掺杂区和所述第三重掺杂区分别位于所述第二重掺杂区的两侧，所述第四重掺杂区和所述第三重掺杂区位于所述第二重掺杂区的同一侧且通过导电件电连接；所述第一重掺杂区被配置为与第一电极电连接，所述第二重掺杂区被配置为与第二电极电连接。
[0014]本申请实施例提供的静电保护器件，至少具有如下优点：
[0015]本申请实施例提供的静电保护器件，通过将第一重掺杂区和第四重掺杂区设置于
第二重掺杂区、第三重掺杂区的两侧，以及导线连接相邻的第三重掺杂区和第四重掺杂区，如此可增大触发路径所经过的阱区的长度。
[0016]例如，本申请实施例中第一重掺杂区配置为器件的阳极，第二重掺杂区配置为器件的阴极，则第一重掺杂区、第一阱区、第四重掺杂区、第三重掺杂区、第二阱区和第二重掺杂区形成触发路径。
[0017]与相关技术中DCSCR静电保护器件的触发结构的方案相比，触发路径包括由第一重掺杂区至第四重掺杂区之间的阱区部分，增大了触发路径的电阻，降低了触发路径的分流不仅能够进一步降低静电保护器的触发电压，以使静电保护器更好适用于低压领域的静电保护，提升其适用性；而且还能够提升静电保护器件的闩锁效率，减少导通电阻以及具有更低的寄生电容，进而降低寄生电容对数据传输的影响，以使该静电保护器件应用于高速电路。
[0018]如上所述的静电保护器件，沿第一方向，所述第一重掺杂区、所述第二重掺杂区、所述第三重掺杂区以及所述第四重掺杂区依次且间隔设置。
[0019]如上所述的静电保护器件，所述第四重掺杂区包括第一子区域和第二子区域，所述第一子区域和第二子区域沿第二方向间隔设置；所述第三重掺杂区位于所述第一子区域和所述第二子区域之间。
[0020]如上所述的静电保护器件，所述第二掺杂区具有延伸部；所述延伸部设置于所述第一子区域和第二子区域之间，所述第三重掺杂区位于所述延伸部内。
[0021]如上所述的静电保护器件，所述第一重掺杂区、所述第二重掺杂区、所述第三重掺杂区和所述第四重掺杂区分别沿其周向设置有包围其的浅沟槽隔离结构。
[0022]如上所述的静电保护器件，所述第一掺杂类型为P型，所述第二掺杂类型为N型；所述第一电极为阳极，所述第二电极为阴极。
[0023]如上所述的静电保护器件，所述静电保护器件具有从所述阳极到所述阴极的第一触发路径；其中所述第一触发路径依次经过所述第一重掺杂区、所述第一阱区、所述深阱区、所述第一阱区、所述第四重掺杂区、所述第三重掺杂区、所述第二阱区和所述第二重掺杂区；
[0024]所述静电保护器件还具有从所述阳极到所述阴极的第二触发路径；其中所述第二触发路径依次经过所述第一重掺杂区、所述第一阱区、所述第四重掺杂区、所述第三重掺杂区、所述第二阱区和所述第二重掺杂区；
[0025]所述静电保护器件还具有从所述阳极到所述阴极的第一静电泄放路径；其中所述第一静电泄放路径依次经过所述第一重掺杂区、所述第一阱区、所述第二阱区和所述第二重掺杂区。
[0026]如上所述的静电保护器件，所述第一掺杂类型为N型，所述第二掺杂类型为P型；所述第一电极为阴极，所述第二电极为阳极。
[0027]如上所述的静电保护器件，所述静电保护器件具有从所述阳极到所述阴极的第三触发路径；其中所述第三触发路径依次经过所述第二重掺杂区、所述第二阱区、所述第三重掺杂区、所述第四重掺杂区、所述第一阱区、所述深阱区、所述第一阱区和所述第一重掺杂区；
[0028]所述静电保护器件还具有从所述阳极到所述阴极的第四触发路径；其中所述第四
触发路径依次经过所述第三触发路径依次经过所述第二重掺杂区、所述第二阱区、所述第三重掺杂区、所述第四重掺杂区、所述第一阱区和所述第一重掺杂区；
[0029]所述静电保护器件还具有从所述阳极到所述阴极的第二静电泄放路径；其中所述第二静电泄放路径依次经过所述第二重掺杂区、所述第二阱区、所述第一阱区和所述第一重掺杂区。
[0030]本申请实施例的第一方面提供了一种电子装置，包括第一方面所述的静电保护器件。
[0031]本申请实施例提供的电子装置具有的优点与第一方面所述的静电保护器件的优点相同，此处不再赘述。
附图说明
[0032]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0033]图1为现有技术中DCSCR静电保护器件的俯视图；
[0034]图2为图1中A
‑
A向剖视图；
[0035]图3为本申请实施例一提供的静电保护器件的俯视图；
[0036]图4为图3中B
‑
B向剖视图；
[0037]图5为本申请本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电保护器件，其特征在于，包括：具有第一掺杂类型的衬底；具有第二掺杂类型的深阱区，位于所述衬底内；具有第二掺杂类型的第一阱区，位于所述衬底内且位于所述深阱区上方，且所述第一阱区与所述深阱区界面接触；具有第一掺杂类型的第二阱区，位于所述第一阱区内且位于所述深阱区上方，所述第二阱区与所述深阱区界面接触；具有第一掺杂类型的第一重掺杂区和具有第二掺杂类型的第四重掺杂区，均位于所述第一阱区中；具有第二掺杂类型的第二重掺杂区和具有第一掺杂类型的第三重掺杂区，均位于所述第二阱区中；其中，所述第一掺杂类型和所述第二掺杂类型相反；所述第一重掺杂区和所述第三重掺杂区分别位于所述第二重掺杂区的两侧，所述第四重掺杂区和所述第三重掺杂区位于所述第二重掺杂区的同一侧且通过导电件电连接；所述第一重掺杂区被配置为与第一电极电连接，所述第二重掺杂区被配置为与第二电极电连接。2.根据权利要求1所述的静电保护器件，其特征在于，沿第一方向，所述第一重掺杂区、所述第二重掺杂区、所述第三重掺杂区以及所述第四重掺杂区依次且间隔设置。3.根据权利要求1所述的静电保护器件，其特征在于，所述第四重掺杂区包括第一子区域和第二子区域，所述第一子区域和第二子区域沿第二方向间隔设置；所述第三重掺杂区位于所述第一子区域和所述第二子区域之间。4.根据权利要求3所述的静电保护器件，其特征在于，所述第二掺杂区具有延伸部；所述延伸部设置于所述第一子区域和第二子区域之间，所述第三重掺杂区位于所述延伸部内。5.根据权利要求1所述的静电保护器件，其特征在于，所述第一重掺杂区、所述第二重掺杂区、所述第三重掺杂区和所述第四重掺杂区分别沿其周向设置有包围其的浅沟槽隔离结构。6.根据权利要求1至5中任一项所述的静电保护器件，其特征在于，所述第一掺杂类型为P型，所述第二掺杂类型为N...

【专利技术属性】
技术研发人员：徐镜淏，宋彬，吴铁将，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：