半导体结构及其制造方法技术

本公开实施例涉及半导体领域，提供一种半导体结构及其制造方法，半导体结构包括：基底，包括依次层叠的衬底、第一半导体层和第二半导体层，第一半导体层的晶格常数大于第二半导体层的晶格常数；位于NMOS区的第一栅极和位于PMOS区的第二栅极；第一源漏掺杂区位于第一栅极两侧的第二半导体层内；第二源漏掺杂区位于第二栅极两侧的第一半导体层内；相连通的第一开口和第二开口，第一开口位于第一源漏掺杂区，第二开口位于第一源漏掺杂区正下方；第三开口位于第二源漏掺杂区正上方；第一电连接部，填充满第一开口且与第一源漏掺杂区电接触；第二电连接部，至少位于第三开口内且与第二源漏掺杂区电接触。本公开实施例至少可以减小漏电流。小漏电流。小漏电流。

【技术实现步骤摘要】
半导体结构及其制造方法


[0001]本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。

技术介绍

[0002]随着半导体结构的器件特征尺寸发展进入深纳米级别，一些物理问题逐渐凸出，例如：半导体结构的性能降低，量子效应影响、薄栅氧化层的可靠性以及迁移率退化等。为解决这些问题，人们改进工艺提出应变Si/SiGe技术。应变Si/SiGe技术能够使载流子迁移率提高，进而使得器件性能得到提升。
[0003]然而，这样的结构也致使栅致漏极泄漏效应(GIDL，gate
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induced drain leakage)和栅极直接隧穿(GDT，gate direct tunneling)这两种漏电机制加重，从而产生超出期望的静态漏电。其中，栅致漏极泄漏效应包括两种遂穿物理机制：横向带带遂穿(transverse band
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band tunneling，T
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BTBT)和纵向带带遂穿(longitude band
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【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，所述基底包括依次层叠的衬底、第一半导体层以及第二半导体层，所述第一半导体层的材料的晶格常数大于所述第二半导体层的材料的晶格常数，所述基底包括NMOS区以及PMOS区；第一栅极和第二栅极，所述第一栅极位于所述基底的所述NMOS区上，所述第二栅极位于所述基底的所述PMOS区上；第一源漏掺杂区，位于所述第一栅极两侧的所述第二半导体层内；第二源漏掺杂区，位于所述第二栅极两侧的所述第一半导体层内；相连通的第一开口和第二开口，所述第一开口位于所述第一源漏掺杂区内且沿第一方向贯穿所述第一源漏掺杂区，所述第二开口位于所述第一源漏掺杂区正下方且沿所述第一方向以及第二方向贯穿所述第一半导体层，其中，所述第一方向为垂直于所述衬底表面的方向，所述第二方向为平行于所述衬底表面的方向；第三开口，位于所述第二源漏掺杂区正上方且沿所述第一方向以及所述第二方向贯穿所述第二半导体层；第一电连接部，填充满所述第一开口且与所述第一源漏掺杂区电接触；第二电连接部，至少位于所述第三开口内且与所述第二源漏掺杂区电接触。2.如权利要求1所述的半导体结构，其特征在于，还包括：第一介质层，位于所述第二开口内，且电隔离所述衬底与所述第一电连接部；第二介质层，位于所述第三开口内，且电隔离所述第二半导体层与所述第二电连接部。3.如权利要求1所述的半导体结构，其特征在于，还包括：第四开口，所述第四开口与所述第三开口相连通，所述第四开口位于所述第二源漏掺杂区内且沿所述第一方向贯穿所述第二源漏掺杂区，且在平行于所述衬底表面的剖面方向上，所述第四开口的剖面面积小于所述第三开口的剖面面积；所述第二电连接部还位于至少部分所述第四开口内，且覆盖至少部分所述第一半导体层朝向所述第四开口的侧壁。4.如权利要求1所述的半导体结构，其特征在于，所述第一半导体层的材料包括锗化硅；所述第二半导体层的材料包括硅。5.如权利要求4所述的半导体结构，其特征在于，位于所述NMOS区的所述第一半导体层邻近所述第二半导体层的区域中锗离子的浓度为第一浓度，位于所述NMOS区的所述第一半导体层邻近所述衬底的区域中锗离子的浓度为第二浓度，所述第一浓度大于所述第二浓度。6.一种半导体结构的制造方法，其特征在于，包括：形成基底，所述基底包括依次层叠的衬底、第一半导体层以及第二半导体层，所述第一半导体层的材料的晶格常数大于所述第二半导体层的材料的晶格常数，所述基底包括NMOS区以及PMOS区；形成...

【专利技术属性】
技术研发人员：唐怡，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：