全二进制权电容的分段电容阵列制造技术

本发明专利技术涉及一种集成电路技术领域的全二进制权电容的分段电容阵列，包括：最高有效位电容阵列，最低有效位电容阵列，连接在最高有效位电容阵列和最低有效位电容阵列之间的多组分段电容阵列，以及各分段电容阵列之间的连接电容，所述连接电容完全由单位电容Ｃ↓［０］的全二进制权倍数组成，连接电容是由连接两段电容阵列中的下一段电容阵列中的所有二进制权电容串联，再将其串联电容进行两组并联构成的。本发明专利技术避免了采用非二进制权电容值和避免了在实现高精度模数转换器或者数模转换时所需要的电容大小和芯片面积，同时一定程度上缓减了电容之间匹配的极限瓶颈。

【技术实现步骤摘要】

本专利技术涉及的是一种集成电路
的电容阵列，具体地说，涉及的是 一种全二进制权电容的分段电容阵列。
技术介绍
二进制权的电容阵列是逐次逼近比较模数转换器(SAR-ADC)的核心部分， 然而随着集成电路特征尺寸的减小，集成度的增加，实现高精度，高速，低功耗， 小面积成为芯片设计的趋势，尤其在实现便携式系统以及SOC系统中显得特别重 要。传统的模数转换器设计中， 一直存在着速度与精度、功耗与面积之间的权衡， 二进制权衡逐次比较器是一种实现低功耗，中等速度、精度的模数转换器。但一 直受到电容匹配精度的限制，不能实现高精度的设计。经对现有技术的检索发现，James L. McCreary等在《IEEE Journal Of Solid-state Circuits》(电子电气工程固态电子电路期刊，1975年12月，第 6期371页)上发表的"All-MOS Charge Redistribution Analog-to-Digital Conversion Techniques——Part I"("全M0S电荷重分布模数转换器技术—— 第一部分")。该文献中提到可以采用二进制权电容阵列实现逐次逼近模数比较 器，二进制权衡电容阵列是由N个二进制权电容组成，用于实现权电压参考值。 然而此电路结构受到电容之间的匹配影响，在接近现代集成电路工艺电容的极限 匹配情况下，大概只能实现10位精度的模数转换，同时，此电容阵列在实现高 精度比较时需要非常大的电容值来实现，从而消耗更大的芯片面积；后来，人们 提出分段电容阵列的思想，Eugenio Culurciello等在《IEEE Circuits and Systems, ISCAS， 03. Proceeding of the 2003 International Symposium on》 (电子电器工程电路与系统，2003年国际会议进展刊物，2003年5月，第l期 301至304页)上发表的"An 8_bit 1 m W successive approximation ADC in SOI CMOS"(—种基于绝缘体上硅CM0S工艺上实现8位，lmW逐次逼近模数转换器)， 该文中采用了分段电容阵列技术，电容阵列由M位MSB和L位LSB电容阵列组成，通过连接电容实现N=M+L位的二进制权电压。虽然此电路结构在一定程度上缓减 了芯片面积的瓶颈，但引入了一个非二进制权衡的连接电容，这给电容的匹配和 版图等设计上带来一定的困难，因为在实际工艺当中设计非二进制权的电容是这 个电容阵列的主要瓶颈。在逐次逼近模数转换器的要求中，需要实现高精度与小面积的设计，需要 解决好芯片面积以及电容的匹配的设计困难，然而上述两项技术存在芯片面积以 及电容之间匹配的权衡问题。
技术实现思路
本专利技术的目的在于针对于现在技术的不足，提供了一种全二进制权电容的 分段电容阵列，避免了采用非二进制权电容值和避免了在实现高精度模数转换器 或者数模转换时所需要的电容大小和芯片面积，同时一定程度上缓减了电容之间 匹配的极限瓶颈。本专利技术是通过以下技术方案实现的，本专利技术包括最高有效位(MSB)电容 阵列，最低有效位(LSB)电容阵列，连接在最高有效位电容阵列和最低有效位电容阵列之间的多组分段电容阵列，以及各分段电容阵列之间的连接电容(其中 为连接任意两段电容阵列的电容)，其中本专利技术创新在于连接电容完全由单位电容c。的全二进制权倍数组成，连接电容是由连接两段电容阵列中的下一段电容阵列中的所有二进制权电容串联，再将其串联电容进行两组并联构成的。本专利技术用符号M表示最高有效位电容阵列，M-l表示次有效位电容阵列，M-2 表示次高有效位电容阵列，L表示最低有效位电容阵列，在M-1次有效位电容阵 列的下一级电容阵列可用符号M-2表示，连接在M电容阵列以及L电容阵列中间 的任意电容阵列用符号i表示，即连接在M电容阵列的下一个电容阵列为i=M-1 电容阵列，连接在M-1次有效位电容阵列的下一级电容阵列为i=M-2点阵列，在 连接M-2电容阵列的下一级电容阵列为i=M-3电容阵列，连接M-3电容阵列的下 一级电容阵列为i=M-4电容阵列，连接M-4电容阵列的下一级电容阵列为i=M-5 电容阵列，如此类推，连接到次低有效位电容阵列(即连接最低有效位电容阵列 L的上一级电容阵列)为L+l，最低有效位电容阵列可表示为L。其中i表示多 组分段电容阵列中的任意一段电容阵列，连接第i段电容阵列以及第i+l段电容 阵列之间的连接电容用Csi表示，按照上段所叙述的其中连接电容CSi完全由单位电容C。的全二进制权倍数组成，CSi的实现是首先由i-l段电容阵列中的所有 二进制权电容串联，再将其串联电容进行两组并联。在实现n (n表示自然数)位模数转换时，分段电容阵列的数目可以任意选取，因此1《M-丄《2W; 丄S/ S M 。同时结构中每一段电容阵列中可包含二进制权衡电容的个数可以 任意选取，但需要满足整个结构中所包含的二进制权电容总数目均在2^范围之 内。本专利技术的电路实现n位二进制权电压阵列，即实现n位逐次逼近模数转换 器或数模转换器，n位的二进制权电压的表达式为因此，为了得到合适电容阵列大小，将n位的权电压部分分段成最高有效 位MSB电容阵列M，次高有效位电容阵列M-1，…第i+l段电容阵，第i段电容 阵列，第i-l段电容阵列， ，次低有效位电容阵列L+1，以及最低有效位LSB 电容阵列L。因此设计需得到^=《*{( ..,鹏 固,瞎 翁+i鹏鹏1人1 & 、 l人L 、 1人1 l 、、敷鹏鹏 第i-na^j瞎 iw^j瞎其中各段电容阵列之间的连接电容Csi(其中C&为第i段电容阵列与第i-l 段电容阵列相连的电容值，i=M， M-l，…L+2， L+l)，其中连接电容Csi完全由 单位电容C。的全二进制权倍数组成。在一般的情况下，如是整个电容阵列由分段电容组成，所需要的连接电容CSi的大小能够表达为ca=^Tc。(其中c。为单位电容)此电容为一个非二进制权的单位电容倍数值，然而本专利技术采用了巧妙的构 造，通过利用电容之间的串并联，得到由全二进制权的单位电容得到连接电容， 具体实现过程如下:首先，电容的并联等于两个电容的叠加，将CSi进行等分成5两个部分，即G^^J^C『;J^C。 + J^C。，这样在电路上，可以就可以利2 —l 2 —1 2 —1 用两组电容值大小为^^C。的电容并联得到，然而^yC。电容值也具有一定的特点，它可以通过一系列的二进制权电容进行串联得到 2'-2 — 1 =_^_<formula>formula see original document page 0</formula>从而连接电容Csi可以首先由i-l段电容阵列中的所有二进制权衡电容串 联，再将其串联电容进行两组并联，在电路结构上面组成有多个分段电容阵列， 以及由第i-l段电容阵列组成的连接电路结构构成整个电容阵列。这种结构避免 了采用非二进制权电容值和避免了在实现高精度模数转换器或者数模转换时所 需要的电容大小和芯片面积，同时此电路也一定程度上缓减了电容之间匹配的极 限瓶颈。本专利技术的本文档来自技高网...

【技术保护点】
一种全二进制权电容的分段电容阵列，包括：最高有效位电容阵列、最低有效位电容阵列、连接在最高有效位电容阵列和最低有效位电容阵列之间的多组分段电容阵列，以及各分段电容阵列之间的连接电容，其特征在于：所述连接电容完全由单位电容Ｃ↓［０］的全二进制权倍数组成，连接电容是由连接两段电容阵列中的下一段电容阵列中的所有二进制权电容串联，再将其串联电容进行两组并联构成。

【技术特征摘要】

【专利技术属性】
技术研发人员：孙磊，戴庆元，乔高帅，谢芳，曹斌，
申请(专利权)人：上海交通大学，
类型：发明
国别省市：31[中国|上海]