一种基于高速电路的时钟校准电路及方法技术

本发明专利技术公开了一种基于高速电路的时钟校准电路及方法，其电路包括信号输出模块，用于接收外部输入第一高速电路信号，第一高速电路信号包括时钟信号和高速输出信号，并依次根据预设的若干第一控制字调整时钟信号和高速输出信号之间的相对相位差值后，依次输出调整后各组第二高速电路信号；校准模块与信号输出模块连接，用于对各组第二高速电路信号进行校准，并根据校准结果从若干第一控制字中选取第二控制字，将第二控制字发送至信号输出模块；信号输出模块根据第二控制字调整相对相位差值，使相对相位差值处于预设阈值内，并重新输出校准后的第三高速电路信号。本发明专利技术可以使高速电路中时钟信号有效沿到来之前和到来之后数据的数据均保持稳定。数据的数据均保持稳定。数据的数据均保持稳定。

【技术实现步骤摘要】
一种基于高速电路的时钟校准电路及方法


[0001]本专利技术涉及高速电路
，特别涉及一种基于高速电路的时钟校准电路及方法。

技术介绍

[0002]在常规芯片中需要部署触发器在时钟边沿来临时对数据进行采样以产生对应的输出，但是实际器件无法瞬时完成数据采样这一过程，需要数据在时钟沿前后均稳定一定时间，即引入了(触发器的)建立时间(Tsu)与保持时间(Th)这一概念，若触发器的输入电压采样时间过短，则触发器需要花很长时间来实现输出逻辑达到标准电平，在这段时间里输出端在高低电平之间处于振荡状态，而不是等于理想输出值，使电路出现“亚稳态”，导致芯片功能异常。
[0003]在高速集成电路设计中，可以通过高速时钟将低速数据转换成高速数据，而高速数据中时钟周期较短，难以确保不同工艺、工作电压、温度下的芯片Tsu、Th均足够使其正常工作。
[0004]因此目前需要一种基于高速电路的时钟校准电路，实现对高速电路中时钟信号的校准，使其时钟有效沿到来之前和到来之后数据的数据均保持稳定。

技术实现思路

[0005]为解决高速电路中时钟周期较短，难以保证触发器的建立时间与保持时间满足正常工作条件的技术问题，本专利技术提供一种基于高速电路的时钟校准电路及方法，具体的技术方案如下：
[0006]本专利技术提供一种基于高速电路的时钟校准电路，包括：
[0007]信号输出模块，用于接收外部输入的第一高速电路信号，所述第一高速电路信号包括时钟信号和高速输出信号，并依次根据预设的若干第一控制字调整所述时钟信号和所述高速输出信号之间的相对相位差值后，依次输出调整后各组第二高速电路信号；
[0008]校准模块，与所述信号输出模块连接，用于对各组所述第二高速电路信号进行校准，并根据校准结果从若干所述第一控制字中选取第二控制字，将所述第二控制字发送至所述信号输出模块；
[0009]所述信号输出模块根据所述第二控制字调整所述相对相位差值，使所述相对相位差值处于预设阈值内，并重新输出校准后的第三高速电路信号。
[0010]本专利技术提供的基于高速电路的时钟校准电路对调整时钟信号和高速输出信号之间的相对相位差值的高速信号进行校准，得到相对相位差值处于预设阈值内的高速电路信号，使输出的高速电路信号中包括足够长的建立时间与保持时间，以确保芯片电路可以正常工作。
[0011]在一些实施方式中，所述校准模块包括至少一个校准检测单元，
[0012]所述校准检测单元用于依次接收各组所述第二高速电路信号，并依次输出相应的
校准检测结果信号后，读取各个所述校准检测结果信号；
[0013]在任一所述校准检测结果信号与预设标准结果信号相同时，判断该所述校准检测结果信号对应的所述第一控制字为所述第二控制字。
[0014]在一些实施方式中，在所述第一高速电路信号为多比特信号时，所述校准模块中所述校准检测单元的数量与所述第一高速电路信号中比特数量相同；
[0015]各个所述校准检测单元分别接收对应比特中所述第二高速电路信号。
[0016]在一些实施方式中，所述第一高速电路信号中所述时钟信号包括第一时钟信号和第二时钟信号，所述第二时钟信号为所述第一时钟信号的二分频时钟信号，所述高速输出信号为所述第二时钟信号对前一级所述高速输出信号的采样结果信号；
[0017]所述校准检测单元包括第一校准检测支路，所述第一校准检测支路具体包括：
[0018]第一相位调节器，用于接收所述高速输出信号和所述高速输出信号的反相信号，并输出所述高速输出信号对应的第一缓冲信号和所述高速输出信号的反相信号对应的第二缓冲信号；
[0019]第一NMOS管，所述第一NMOS管的漏极接入所述第一时钟信号，所述第一NMOS管的栅极接入所述第二缓冲信号；
[0020]第一PMOS管，所述第一PMOS管的源极接入所述第一时钟信号，所述第一PMOS管的栅极接入所述第一缓冲信号；
[0021]第二NMOS管，所述第二NMOS管的漏极分别与所述第一NMOS管的源级和所述第一PMOS管的漏极连接，所述第二NMOS管的栅极接入所述第一缓冲信号，所述第二NMOS管的源级与所述第一校准检测支路的信号输出端连接；
[0022]第二PMOS管，所述第二PMOS管的源极分别与所述第一NMOS管的源级和所述第一PMOS管的漏极连接，所述第二PMOS管的栅极接入所述第二缓冲信号，所述第二PMOS管的漏级与所述第一校准检测支路的信号输出端连接；
[0023]所述第一NMOS管和所述第一PMOS管组成第一校准开关，所述第二NMOS管和所述第二PMOS管组成第二校准开关；
[0024]第一反相器，连接于所述第一校准开关和所述第二校准开关之间，所述第一反相器的输入端分别连接于所述第一NMOS管的源级和所述第一PMOS管的漏极，所述第一反相器的输出端分别连接于所述第二NMOS管的漏级和所述第二PMOS管的源极；
[0025]第二反相器，所述第二反相器的输入端分别连接于所述第二NMOS管的源级和所述第二PMOS管的漏极，所述第二反相器的输出端连接于所述第一校准检测支路的输出端。
[0026]本专利技术提供的基于高速电路的时钟校准电路具体公开一种校准检测单元的电路结构，通过设置第一校准检测支路，将数据的高速输出信号对时钟信号进行采样得到校准检测结果信号，实现时钟信号与校准检测结果信号之间的转换。
[0027]在一些实施方式中，所述校准检测单元包括第一校准检测支路和所述第二校准检测支路，
[0028]所述第二校准检测支路的电路结构与所述第一校准检测支路的电路结构相同；
[0029]所述第二校准检测支路的输入信号为所述第二时钟信号。
[0030]在一些实施方式中，所述校准检测单元包括所述第一校准检测支路、所述第二校准检测支路、第三校准检测支路和第四校准检测支路；
[0031]所述第三校准检测支路包括第三NMOS管，所述第三NMOS管的漏极接入所述第一时钟信号，所述第三NMOS管的栅极接入所述第一缓冲信号；
[0032]第三PMOS管，所述第三PMOS管的源极接入所述第一时钟信号，所述第三PMOS管的栅极接入所述第二缓冲信号；
[0033]第四NMOS管，所述第四NMOS管的漏极分别与所述第三NMOS管的源级和所述第三PMOS管的漏极连接，所述第四NMOS管的栅极接入所述第二缓冲信号，所述第四NMOS管的源级与所述第三校准检测支路的信号输出端连接；
[0034]第四PMOS管，所述第四PMOS管的源极分别与所述第三NMOS管的源级和所述第三PMOS管的漏极连接，所述第四PMOS管的栅极接入所述第一缓冲信号，所述第四PMOS管的漏级与所述第三校准检测支路的信号输出端连接；
[0035]所述第三NMOS管和所述第三PMOS管组成第三校准开关，所述第四NMOS管和所述第四PMOS管组成第四校准开关；
[0036]第三反相器，连接于所述第三校准开关和所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于高速电路的时钟校准电路，其特征在于，包括：信号输出模块，用于接收外部输入的第一高速电路信号，所述第一高速电路信号包括时钟信号和高速输出信号；并依次根据预设的若干第一控制字调整所述时钟信号和所述高速输出信号之间的相对相位差值后，依次输出调整后各组第二高速电路信号；校准模块，与所述信号输出模块连接，用于对各组所述第二高速电路信号进行校准，并根据校准结果从若干所述第一控制字中选取第二控制字，将所述第二控制字发送至所述信号输出模块；所述信号输出模块根据所述第二控制字调整所述相对相位差值，使所述相对相位差值处于预设阈值内，并重新输出校准后的第三高速电路信号。2.根据权利要求1所述的一种基于高速电路的时钟校准电路，其特征在于，所述校准模块包括至少一个校准检测单元，所述校准检测单元，用于依次接收各组所述第二高速电路信号，并依次输出相应的校准检测结果信号后，读取各个所述校准检测结果信号；在任一所述校准检测结果信号与预设标准结果信号相同时，判断该所述校准检测结果信号对应的所述第一控制字为所述第二控制字。3.根据权利要求2所述的一种基于高速电路的时钟校准电路，其特征在于，在所述第一高速电路信号为多比特信号时，所述校准模块中所述校准检测单元的数量与所述第一高速电路信号中比特数量相同；各个所述校准检测单元分别接收对应比特中所述第二高速电路信号。4.根据权利要求2或3所述的一种基于高速电路的时钟校准电路，其特征在于，所述第一高速电路信号中所述时钟信号包括第一时钟信号和第二时钟信号，所述第二时钟信号为所述第一时钟信号的二分频时钟信号；所述校准检测单元包括第一校准检测支路，所述第一校准检测支路具体包括：第一相位调节器，用于接收所述高速输出信号和所述高速输出信号的反相信号，并输出所述高速输出信号对应的第一缓冲信号和所述高速输出信号的反相信号对应的第二缓冲信号；第一NMOS管，所述第一NMOS管的漏极接入所述第一时钟信号，所述第一NMOS管的栅极接入所述第二缓冲信号；第一PMOS管，所述第一PMOS管的源极接入所述第一时钟信号，所述第一PMOS管的栅极接入所述第一缓冲信号；第二NMOS管，所述第二NMOS管的漏极分别与所述第一NMOS管的源级和所述第一PMOS管的漏极连接，所述第二NMOS管的栅极接入所述第一缓冲信号，所述第二NMOS管的源级与所述第一校准检测支路的信号输出端连接；第二PMOS管，所述第二PMOS管的源极分别与所述第一NMOS管的源级和所述第一PMOS管的漏极连接，所述第二PMOS管的栅极接入所述第二缓冲信号，所述第二PMOS管的漏级与所述第一校准检测支路的信号输出端连接；所述第一NMOS管和所述第一PMOS管组成第一校准开关，所述第二NMOS管和所述第二PMOS管组成第二校准开关；第一反相器，连接于所述第一校准开关和所述第二校准开关之间，所述第一反相器的
输入端分别连接于所述第一NMOS管的源级和所述第一PMOS管的漏极，所述第一反相器的输出端分别连接于所述第二NMOS管的漏级和所述第二PMOS管的源极；第二反相器，所述第二反相器的输入端分别连接于所述第二NMOS管的源级和所述第二PMOS管的漏极，所述第二反相器的输出端连接于所述第一校准检测支路的输出端。5.根据权利要求4所述的一种基于高速电路的时钟校准电路，其特征在于，所述校准检测单元包括所述第一校准检测支路和第二校准检测支路，所述第二校准检测支路的电路结构与所述第一校准检测支路的电路结构相同；所述第二校准检测支路的输入信号为所述第二时钟信号。6.根据权利要求5所述的一种基于高速电路的时钟校准电路，其特征在于，所述校准检测单还包括：第三校准检测支路和第四校准检测支路；所述第三校准检测支路包括第三NMOS管，所述第三NMOS管的漏极接入所述第一时钟信号，所述第三NMOS管的栅极接入所述第一缓冲信号；第三PMOS管，所述第三PMOS管的源极接入所述第一时钟信号，所述第三PMOS管的栅极接入所述第二缓冲信号；第四NMOS管，所述第四NMOS管的漏极分别与所述第三NMOS管的源级和所述第三PMOS管的漏极连接，所述第四NMOS管的栅极接入所述第二缓冲信号，所述第四NMOS管的源级与所述第三校准检测支路的信号输出端连接；第四PMOS管，所述第四PMOS管的源极分别与所述第三NMOS管的源级和所述第三PMOS管的漏极连接，所述第四PMOS管的栅极接入所述第一缓冲信号，所述第四PMOS管的漏级与所述第三校准检测支路的信号输出端连接；所述第三NMOS管和所述第三PMOS管组成第三校准开关，所述第四NMOS管和所述第四PMOS管组成第四校准开关；第三反相器，连接于所述第三校准开关和所述第四校准开关之间，所述第三反相...

【专利技术属性】
技术研发人员：李闻界，赵颖华，
申请(专利权)人：上海韬润半导体有限公司，
类型：发明
国别省市：