一种单脉冲信号跨时钟域电路及方法技术

本发明专利技术属于跨时钟域信号时序处理技术领域，具体公开了一种单脉冲信号跨时钟域电路及方法，A时钟域逻辑电路包含一级寄存电路和翻转电平电路，一级寄存电路将输入电平寄存一拍后输出，翻转电平电路将输出信号反向后重新输入给一级寄存电路；B时钟域逻辑电路包含三级寄存电路和不等于组合逻辑判断电路，三级寄存电路将输出信号寄存三拍后输出，当不等于组合逻辑判断电路的两个输入信号不同则输出跨时钟域的单脉冲信号。本发明专利技术既能进行单脉冲信号从慢时钟域到快时钟域的跨越、也能进行单脉冲信号从快时钟域到慢时钟域的跨越，推断单脉冲信号在不同时钟域的电平变换、并判断跨时钟域路径，在FPGA逻辑上处理过程简单又不浪费逻辑资源。资源。资源。

【技术实现步骤摘要】
一种单脉冲信号跨时钟域电路及方法


[0001]本专利技术属于跨时钟域信号时序处理
，具体涉及一种单脉冲信号跨时钟域电路及方法。

技术介绍

[0002]在柔性直流阀控系统中经常需要FPGA芯片来处理高速通信、信号处理和算法融合等功能。而在FPGA逻辑设计中处理信号跨时钟域又是非常常见的问题。在一些较为简单的数字电路中，只有一个时钟，即所有的触发器都使用同一个时钟，即这个电路中只有一个时钟域。对于功能较为复杂的芯片，电路中往往存在多个时钟，不同的模块使用不同的时钟，即这个设计中有多个时钟域。当信号在不同时钟域之间传输时，就被称为跨时钟域信号。如图2所示为两个时钟域，模块1时钟为aclk，模块2时钟为bclk。当某个信号在两个模块中传输时就存在对该信号进行跨时钟域处理。
[0003]对于单脉冲的数据/控制信号，从一个时钟域传输到另一个时钟域时，其可能在建立时间或保持时间窗口内发生跳变，从而可能发生亚稳态。如图3和图4所示，两个D触发器(DFF)分属两个不同的时钟域a和b，时钟域a的数据adat(其有效电平持续一个时钟周期)需要传输到时钟域b，由于adat对于bclk是异步的，可能adata在D触发器(DFF)的建立时间的窗口期内发生跳变，造成bdat1是一个不确定的状态，DFF1出现了亚稳态。解决单脉冲信号跨时钟域产生亚稳态的方法有许多，主要有两级D触发器同步和异步FIFO。
[0004]对于两级D触发器同步这种跨时钟域方法分两种情况：当单脉冲信号从慢时钟域传输到快时钟域时，在快时钟域下将单脉冲信号进行两级寄存器寄存即可；当单脉冲信号从快时钟域传输到慢时钟域时，先将单脉冲信号在快时钟域下做电平展宽然后再将展宽后的信号在慢时钟域下进行两级寄存器寄存，两级D触发器同步方法过于复杂。异步FIFO通常用作多比特数据的跨时钟域，而使用异步FIFO进行单脉冲信号的跨时钟域将会是FPGA逻辑资源的极大浪费。

技术实现思路

[0005]为了克服现有技术的缺点，本专利技术的目的在于提供一种单脉冲信号跨时钟域电路及方法，以解决现有的解决单脉冲信号跨时钟域产生亚稳态的方法过于复杂或者逻辑资源造成浪费的问题。
[0006]为了达到上述目的，本专利技术采用以下技术方案实现：
[0007]第一方面，本专利技术提供一种单脉冲信号跨时钟域电路，包括：
[0008]A时钟域逻辑电路和B时钟域逻辑电路；A时钟域逻辑电路包括一级寄存电路和翻转电平电路INV；一级寄存电路的输入端连接单脉冲信号dat_pulse_i输出端，一级寄存电路的输出端与翻转电平电路INV的输入端相连，翻转电平电路INV的输出端与一级寄存电路的输入端相连；
[0009]B时钟域逻辑电路包括三级寄存电路和不等于组合逻辑判断电路NET；一级寄存电
路的输出端与三级寄存电路的输入端相连，一级寄存电路输出信号dat1至三级寄存电路，三级寄存电路的输出端与不等于组合逻辑判断电路NET的输入端相连，不等于组合逻辑判断电路NET的输出端输出单脉冲信号dat_pulse_o。
[0010]进一步的，还包括异步复位信号发生器，异步复位信号发生器的输出端分别连接异步复位信号至A时钟域逻辑电路和B时钟域逻辑电路；异步复位信号发生器能够发出异步复位信号rst_n。
[0011]进一步的，所述一级寄存电路包括一级D触发器DFF1；一级D触发器DFF1的Q输出端与翻转电平电路INV的输入端相连，一级D触发器DFF1能够发出信号dat1；翻转电平电路INV的输出端与一级D触发器DFF1的D输入端相连，翻转电平电路INV能够发出信号dat1_inv。
[0012]进一步的，所述异步复位信号发生器的输出端与一级D触发器DFF1的CLR异步复位端相连，一级D触发器DFF1的CLK时钟输入端与aclk时钟的输出端相连，单脉冲信号dat_pulse_i输出端与一级D触发器DFF1的CE使能端相连。
[0013]进一步的，所述三级寄存电路包括二级D触发器DFF2、三级D触发器DFF3和四级D触发器DFF4；一级D触发器DFF1的Q输出端与二级D触发器DFF2的D数据输入端相连，二级D触发器DFF2的Q输出端与三级D触发器DFF3的D数据输入端相连，三级D触发器DFF3的Q输出端与四级D触发器DFF4的D数据输入端相连，四级D触发器DFF4的Q输出端与不等于组合逻辑判断电路NET的第一输入端相连，不等于组合逻辑判断电路NET的第二输入端与三级D触发器DFF3的Q输出端相连。
[0014]进一步的，所述二级D触发器DFF2、三级D触发器DFF3和四级D触发器DFF4的CLK时钟输入端均与bclk时钟的输出端相连；异步复位信号的输出端分别与二级D触发器DFF2、三级D触发器DFF3和四级D触发器DFF4的CLR异步复位端相连。
[0015]进一步的，所述二级D触发器DFF2的输入数据为信号dat1，二级D触发器DFF2的输出信号为信号dat2；三级D触发器DFF3的输入数据为信号dat2，三级D触发器DFF3的输出信号为信号dat3；四级D触发器DFF4的输入数据为信号dat3，四级D触发器DFF4的输出信号为信号dat4；不等于组合逻辑判断电路NET的两个输入信号分别为信号dat3和信号dat4，不等于组合逻辑判断电路NET的输出信号为单脉冲信号dat_pulse_o。
[0016]进一步的，所述一级寄存电路用于在单脉冲信号dat_pulse_i为高电平时对信号dat1_inv进行一级寄存；翻转电平电路INV用于对输入数据的电平进行翻转。
[0017]第二方面，本专利技术提供一种单脉冲信号跨时钟域方法，基于上述中任一项所述的一种单脉冲信号跨时钟域电路，包括：
[0018]单脉冲信号从慢时钟域跨越至快时钟域和单脉冲信号从快时钟域跨越至慢时钟域；
[0019]单脉冲信号从慢时钟域跨越至快时钟域为：输入单脉冲信号dat_pulse_i至慢时钟域，经过A时钟域逻辑电路中的一级寄存电路和翻转电平电路INV后输出信号dat1，信号dat1进入B时钟域逻辑电路后经过三级D触发器和不等于组合逻辑判断电路NET，输出单脉冲信号dat_pulse_o；
[0020]单脉冲信号从快时钟域跨越至慢时钟域为：输入单脉冲信号dat_pulse_i至快时钟域，经过A时钟域逻辑电路中的一级寄存电路和翻转电平电路INV后输出信号dat1，信号dat1进入B时钟域逻辑电路后经过三级D触发器和不等于组合逻辑判断电路NET，输出单脉
冲信号dat_pulse_o。
[0021]进一步的，所述单脉冲信号从慢时钟域跨越至快时钟域具体为：输入单脉冲信号dat_pulse_i至慢时钟域，经过A时钟域逻辑电路中的一级D触发器DFF1和翻转电平电路INV后输出由低电平跳跃为高电平的信号dat1；信号dat1进入B时钟域逻辑电路后经过三级D触发器和不等于组合逻辑判断电路NET，具体为信号dat1进入二级D触发器DFF2后输出由低电平跳跃为高电平的信号dat2，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种单脉冲信号跨时钟域电路，其特征在于，包括：A时钟域逻辑电路和B时钟域逻辑电路；A时钟域逻辑电路包括一级寄存电路和翻转电平电路INV；一级寄存电路的输入端连接单脉冲信号dat_pulse_i输出端，一级寄存电路的输出端与翻转电平电路INV的输入端相连，翻转电平电路INV的输出端与一级寄存电路的输入端相连；B时钟域逻辑电路包括三级寄存电路和不等于组合逻辑判断电路NET；一级寄存电路的输出端与三级寄存电路的输入端相连，一级寄存电路输出信号dat1至三级寄存电路，三级寄存电路的输出端与不等于组合逻辑判断电路NET的输入端相连，不等于组合逻辑判断电路NET的输出端输出单脉冲信号dat_pulse_o。2.根据权利要求1所述的一种单脉冲信号跨时钟域电路，其特征在于，还包括异步复位信号发生器，异步复位信号发生器的输出端分别连接异步复位信号至A时钟域逻辑电路和B时钟域逻辑电路；异步复位信号发生器能够发出异步复位信号rst_n。3.根据权利要求2所述的一种单脉冲信号跨时钟域电路，其特征在于，所述一级寄存电路包括一级D触发器DFF1；一级D触发器DFF1的Q输出端与翻转电平电路INV的输入端相连，一级D触发器DFF1能够发出信号dat1；翻转电平电路INV的输出端与一级D触发器DFF1的D输入端相连，翻转电平电路INV能够发出信号dat1_inv。4.根据权利要求3所述的一种单脉冲信号跨时钟域电路，其特征在于，所述异步复位信号发生器的输出端与一级D触发器DFF1的CLR异步复位端相连，一级D触发器DFF1的CLK时钟输入端与aclk时钟的输出端相连，单脉冲信号dat_pulse_i输出端与一级D触发器DFF1的CE使能端相连。5.根据权利要求3所述的一种单脉冲信号跨时钟域电路，其特征在于，所述三级寄存电路包括二级D触发器DFF2、三级D触发器DFF3和四级D触发器DFF4；一级D触发器DFF1的Q输出端与二级D触发器DFF2的D数据输入端相连，二级D触发器DFF2的Q输出端与三级D触发器DFF3的D数据输入端相连，三级D触发器DFF3的Q输出端与四级D触发器DFF4的D数据输入端相连，四级D触发器DFF4的Q输出端与不等于组合逻辑判断电路NET的第一输入端相连，不等于组合逻辑判断电路NET的第二输入端与三级D触发器DFF3的Q输出端相连。6.根据权利要求5所述的一种单脉冲信号跨时钟域电路，其特征在于，所述二级D触发器DFF2、三级D触发器DFF3和四级D触发器DFF4的CLK时钟输入端均与bclk时钟的输出端相连；异步复位信号的输出端分别与二级D触发器DFF2、三级D触发器DFF3和四级D触发器DFF4的CLR异步复位端相连。7.根据权利要求5所述的一种单脉冲信号跨时钟域电路，其特征在于，所述二级D触发器DFF2的输入数据为信号dat1，二级D触发器DFF2的输出信号为信号dat2；三级D触发器DFF3的输入数据为信号dat2，三级D触发器DFF3的输出信号为信号dat3；四级D触发器DFF...

【专利技术属性】
技术研发人员：王波，高礼，周宏然，陈名，秦健，盛俊毅，
申请(专利权)人：特变电工新疆新能源股份有限公司中国南方电网有限责任公司超高压输电公司，
类型：发明
国别省市：