超结器件及其制造方法技术

本发明专利技术公开了一种超结器件，超结器件的位于有源区中的结构包括：平面栅结构，形成在各第一导电类型柱的顶部，原胞中的平面栅结构呈分栅结构；第二阱区，由以平面栅结构的第一侧面为自对准条件的第二导电类型的离子注入区经过退火处理后组成；第二阱区在退火处理的作用下横向扩散到平面栅结构的底部区域；沟道区由被平面栅结构覆盖第二阱区组成，第二阱区和平面栅结构之间的自对准结构用于提高器件的一致性。本发明专利技术还公开了一种超结器件的制造方法。本发明专利技术能提高器件的一致性，还能降低Cgd。还能降低Cgd。还能降低Cgd。

【技术实现步骤摘要】
超结器件及其制造方法


[0001]本专利技术涉及半导体集成电路制造领域，特别是涉及一种超结(super junction)器件；本专利技术还涉及一种超结器件的制造方法。

技术介绍

[0002]现有超结器件包括电流流动区即有源区，过渡区和终端区；在电流流动区中形成有超结结构，超结结构由交替排列的P型柱和N型柱即P
‑
N型柱组成。以条状的P
‑
N型柱的结构为例，每个N型柱的上方有一个平面栅结构，该平面栅结构可以部分覆盖周边的P型柱，也可以不覆盖，每个P型柱的上方有一个P型阱(Pwell)，在P型阱里有一个N+源区，有一个接触孔，源极金属通过接触孔与源区相连，源极金属的接触孔通过经过一个高浓度的P+接触区与P区相连。在过渡区中，有一个P型环，P型环覆盖1个到多个P型柱，P型环可以是与P型阱同样的工艺完成，在P型环中也有一个高浓度的P+接触区，P型环中的P+接触区和电流流动区中的P+接触区的形成工艺一致，浓度和结深也一样。
[0003]上述的器件结构中，平面栅结构下面P型阱的宽度实际上就是器件的沟道长度，沟道长度的大小影响器件的导通电阻和开关特性。在平面栅结构底部的P型阱之间的的N型区域中，一般会为了降低导通电阻而注入有N型杂质并形成抗JFET区，这个抗JFET区的宽度会直接影响器件的反向传输电容(Crss)，Crss由栅漏电容(Cgd)组成，Cgd也为米勒(Miller)电容。
[0004]在现有技术中，一般Pwell在P型柱形成之后或之前形成，首先通过光刻定义好过渡区的P型环的形成区域，P型环的宽度为1微米～50微米，同时定义好电流流动区的P型阱的形成区域；之后通过离子注入工艺注入P型杂质，如B，或者BF2，这样就形成了P型阱。
[0005]之后形成介质保护环，包括：形成介质保护环的介质膜即G
‑
field介质膜，对G
‑
field介质膜进行光刻和刻蚀使G
‑
field介质膜仅覆盖在过渡区和终端区表面，有源区表面的G
‑
field介质膜则被全部除去掉，从而形成环绕有源区的介质保护环。
[0006]之后形成平面栅结构，包括形成栅氧化膜和多晶硅栅，并通过栅极光刻和刻蚀在有源区定义出栅极的区域，并在过渡区上定义出栅极纵向(Bus)，并在终端区域定义出栅极区域或者在终端区没有栅极区域。
[0007]平面栅结构形成后，有源区中，P型阱和平面栅结构相交叠的区域就组成沟道区，沟道区的长度实际上受到P型阱的光刻和刻蚀形成的P型区域的尺寸，还有位置的影响即光刻套刻精度的影响，也受到多晶硅栅光刻和刻蚀形成的有源区多晶硅栅的尺寸的影响以及位置的影响。因此现有方法形成的沟道区的长度即沟道长度的一致性就比较差，同样沟道区之间的抗JFET区域的宽度一致性也比较差，这样不仅影响了器件的导通电阻、阈值电压的一致性，也影响了器件Cgd，栅源电容(Cgs)的一致性，其中Cgd包括由平面栅结构对沟道区之间的抗JFET区域的覆盖形成的电容，Cgd则包括由平面栅结构对沟道区覆盖形成的电容。
[0008]现结合附图1对现有超结器件做如下说明：
[0009]如图1所示，是现有超结器件的结构示意图；图1中仅显示了有源区的剖面结构，以N型超结MOSFET为例，现有超结器件包括：
[0010]在所述半导体衬底101中形成有超结结构，所述超结结构由多个N型柱和P型柱103交替排列形成，超结单元由一个所述N型柱和相邻的一个所述P型柱103组成。
[0011]通常，所述半导体衬底101包括硅衬底。通常，在所述半导体衬底101的表面形成有N型外延层102，所述N型柱由所述P型柱103之间的所述N型外延层102组成。
[0012]超结器件的位于有源区中的结构包括：
[0013]形成于所述P型柱103顶部的P型阱区(PWell)106，所述P型阱区106还会延伸到所述P型柱103两侧的所述N型柱中，所述P型阱区106通过光刻定义并通过离子注入形成。
[0014]平面栅结构，形成在各所述N型柱的顶部；所述平面栅结构由栅介质层104和栅极导电材料层105叠加而成。
[0015]通常，所述栅介质层104包括栅氧化层。所述栅极导电材料层105包括多晶硅栅。
[0016]所述平面栅结构也需要采用光刻定义加刻蚀工艺实现图形化。
[0017]N+掺杂的源区107自对准形成在所述平面栅结构两侧的所述P型阱区106的表面。
[0018]所述P型阱区106和所述平面栅结构需要交叠且有位于所述平面栅结构底部的所述P型阱区106组成沟道区，图1中，沟道区的长度即沟道长度采用Lc表面。
[0019]所述平面栅结构底部的所述P型阱区106之间的区域为会产生JFET效应的区域，该区域的宽度为Wj，通常需要在该区域进行N型离子注入以形成抗JFET区。
[0020]所述超结器件的正面结构还包括：
[0021]层间膜108，穿过所述层间膜108的接触孔109；位于所述源区108顶部的所述接触孔109的底部还形成有由P型重掺杂区组成的体接触区110，使所述体区104通过所述体接触区110和所述源区108一起连接到顶部的所述接触孔109。
[0022]由正面金属层111图形化形成源极金属和栅极金属。
[0023]所述超结器件的背面结构包括：
[0024]对所述半导体衬底101进行减薄，之后形成漏区；所述漏区由重掺杂的所述半导体衬底101减薄后直接形成，或者，所述漏区由所述半导体衬底101减薄后通过N型重掺杂的背面离子注入形成。
[0025]形成背面金属层112。
[0026]如图2所示，是现有超结器件的制造方法的流程图，用以制造图1所示的现有超结结构；图2中采用光罩层次来表示各步骤。现有超结器件的制造方法包括如下步骤：
[0027]进行步骤S101形成第零层标记(Zero Mark)，需要采用光刻(photo)加刻蚀(etch)工艺形成，图2中，步骤S201也采用Zero photo&etch表示。
[0028]进行步骤S102形成所述抗JFET区，所述抗JFET区需要采用光刻工艺进行定义，故图2中，步骤S101采用JFET photo&IMP表示。
[0029]进行步骤S103形成超结结构，即形成图1中所示的P型柱103，P型柱103采用沟槽(trench)刻蚀和填充工艺形成，P型柱103之间的N型外延层102组成N型柱。形成超结结构需要采用定义沟槽的光罩，故图2中步骤S103采用Trench photo&etch表示。
[0030]进行步骤S104形成P型阱区106。P型阱区106首先需要采用光刻定义出形成区域，之后进行离子注入形成，故图1中，步骤S104采用Pwell photo&IMP表示。
[0031]进行步骤S105形成介质保护环，介质保护环需要采用本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种超结器件，其特征在于，包括：在所述半导体衬底中形成有超结结构，所述超结结构由多个第一导电类型柱和第二导电类型柱交替排列形成，超结单元由一个所述第一导电类型柱和相邻的一个所述第二导电类型柱组成；超结器件的位于有源区中的结构包括：平面栅结构，形成在各所述第一导电类型柱的顶部，所述平面栅结构由栅介质层和栅极导电材料层叠加而成；同一原胞内具有两个具有间隔的所述平面栅结构使所述平面栅结构呈分栅结构，各所述平面栅结构的第一侧面靠近所述第二导电类型柱，各所述平面栅结构的第二侧面靠近所述第一导电类型柱的中间区域；第二阱区，由以所述平面栅结构的第一侧面为自对准条件的第二导电类型的离子注入区经过退火处理后组成；所述第二阱区在退火处理的作用下横向扩散到所述平面栅结构的底部区域；沟道区由被所述平面栅结构覆盖所述第二阱区组成，所述第二阱区和所述平面栅结构之间的自对准结构用于提高器件的一致性。2.如权利要求1所述的超结器件，其特征在于，所述超结器件的位于所述有源区中的结构还包括：第一阱区，由形成于各所述第二导电类型柱顶部的第二导电类型的离子注入区组成，所述第一阱区的形成区域通过光刻定义；在横向上，所述第一阱区和所述平面栅结构的第一侧面之间具有间距、所述第一阱区和所述平面栅结构的第一侧面之间对齐或者所述第一阱区会延伸到所述平面栅结构的底部；体区由所述第一阱区和所述第二阱区纵向叠加而成，所述第一阱区的结深大于所述第二阱区的结深以及所述第一阱的掺杂浓度小于所述第二阱区的掺杂浓度，用于降低器件的漏电流。3.如权利要求2所述的超结器件，其特征在于：在所述半导体衬底表面上形成有介质保护环，所述介质保护环将过渡区和终端区覆盖以及将所述有源区打开，所述介质保护环所围区域为所述有源区，所述过渡区环绕在所述有源区的周侧，所述终端区环绕在所述过渡区的周侧；在所述有源区中还形成有抗JFET区，所述抗JFET区由以所述介质保护环为自对准条件全面形成在所述有源区的所述超结结构表面的第一导电类型的离子注入区组成；所述抗JFET区用于提高第一导电类型掺杂区的第一导电类型掺杂浓度，用降低JFET效应；所述抗JFET区同时在第二导电类型掺杂区用于实现对所述有源区表面区域的所述第一P阱的第二导电类型掺杂杂质进行补偿，以降低所述第一P阱对所述有源区表面区域的第二导电类型掺杂的影响，使所述沟道区的第二导电类型掺杂由所述第二阱区确定。4.如权利要求3所述的超结器件，其特征在于：在所述体区表面形成有第一导电类型重掺杂的源区，所述源区和所述平面栅结构的第一侧面自对准。5.如权利要求3所述的超结器件，其特征在于：在横向上，所述第一阱区至少覆盖所述
第二导电类型柱的中心位置以及所述第一阱区位于所述第二导电类型柱的中心位置两侧的宽度为0.2微米以上；或者，所述第一阱区覆盖所述第二导电类型柱的宽度为1微米～2微米以上；在纵向上，所述第一阱区的深度为1微米～2微米；或者，所述第一阱区的深度为2微米以上。6.如权利要求5所述的超结器件，其特征在于：当所述第一阱区的深度为1微米～2微米时，所述介质保护环采用由热氧化工艺形成的热氧化层组成或者采用由热氧化工艺形成的热氧化层以及沉积工艺形成的沉积介质层叠加而成，所述介质保护环的热氧化层使所述半导体衬底的表面产生消耗，在所述有源区的所述介质保护环去除过程中将所述第一阱区表面区域去除，所述第一阱区的被去除的表面区域的掺杂浓度高于底部保留区域的掺杂浓度，用于提高器件的一致性；当所述第一阱区的深度为2微米以上时，所述介质保护环采用由热氧化工艺形成的热氧化层组成或者采用由热氧化工艺形成的热氧化层以及沉积工艺形成的沉积介质层叠加而成或者采用由沉积工艺形成的沉积介质层组成，所述介质保护环的沉积介质层使器件的热过程减少，以降低器件的比导通电阻。7.如权利要求6所述的超结器件，其特征在于：在所述过渡区中形成有第二导电类型环，所述第一阱区和所述第二导电类型环的工艺结构相同。8.如权利要求1所述的超结器件，其特征在于：所述半导体衬底包括硅衬底；在所述半导体衬底表面形成有第一导电类型掺杂的第一外延层；所述第二导电类型柱由填充于沟槽中的第二导电类型掺杂的第二外延层组成；所述第一导电类型柱有所述第二导电类型柱之间的所述第一外延层组成；在所述第二导电类型柱的底部表面和所述半导体衬底的顶部表面之间的间距为5微米以上，用以改善器件的体二极管特性；所述栅介质层包括栅氧化层；所述栅极导电材料层包括多晶硅栅。9.如权利要求1所述的超结器件，其特征在于：同一所述原胞内，两个所述平面栅结构的间隔区域中设置有一个以上的导电材料段，所述导电材料段和邻近的所述平面栅结构之间具有间隔，所述导电材料段的材料和所述栅极导电材料层的工艺结构相同，所述栅介质层也延伸到所述导电材料段底部，所述导电材料段和源极连接或者所述导电材料段为浮置结构。10.如权利要求1至9中任一权项所述的超结器件，其特征在于：所述超结器件包括超结MOSFET或者超结IGBT。11.如权利要求10所述的超结器件，其特征在于：所述超结器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述超结器件为P型器件，第一导电类型为P型，第二导电类型为N型。12.一种超结器件的制造方法，其特征在于，包括如下步骤：步骤一、在所述半导体衬底中形成超结结构，所述超结结构由多个第一导电类型柱和第二导电类型柱交替排列形成，超结单元由一个所述第一导电类型柱和相邻的一个所述第二导电类型柱组成；
步骤二、在所述半导体衬底上定义出有源区；步骤三、在所述有源区中形成平面栅结构，各所述平面栅结构形成在各所述第一导电类型柱的顶部，所述平面栅结构由栅介质层和栅极导电材料层叠加而成；同一原胞内具有两个具有间隔的所述平面栅结构使所述平面栅结构呈分栅结构，各所述平面栅结构的第一侧面靠近所述第二导电类型柱，各所述平面栅结构的第二侧面靠近...

【专利技术属性】
技术研发人员：肖胜安，曾大杰，干超，
申请(专利权)人：深圳尚阳通科技股份有限公司，
类型：发明
国别省市：