半导体存储器件制造技术

实施方式的半导体存储器件具备存储单元阵列。存储单元阵列具备多个子阵列。子阵列具备多个存储部、与多个存储部电连接的多个第1半导体层、分别与多个第1半导体层相对向的多个第1栅电极、与多个第1半导体层电连接的第1布线、与多个第1栅电极连接的多条第2布线、与多条第2布线的第1端部电连接的多个第2半导体层、与多个第2半导体层相对向的多个第2栅电极以及与多个第2半导体层电连接的第3布线。存储单元阵列具备跨多个子阵列而在一个方向上延伸、与多个第2栅电极连接的多条第4布线。与多个第2栅电极连接的多条第4布线。与多个第2栅电极连接的多条第4布线。

【技术实现步骤摘要】
半导体存储器件
[0001]本申请将基于2021年12月17日申请的在先的日本特许申请第2021
‑
205591号的优先权的利益为基础，并且，要求该利益，其内容整体通过引用而包含于此。


[0002]本实施方式涉及半导体存储器件。

技术介绍

[0003]伴随着半导体存储器件的高集成化，进行了与半导体存储器件的三维化有关的研究。

技术实现思路

[0004]一个实施方式提供能够高集成化的半导体存储器件。
[0005]一个实施方式涉及的半导体存储器件具备存储单元阵列。存储单元阵列具备在第1方向上排列的多个子阵列串。多个子阵列串各自具备在与第1方向交叉的第2方向上排列的多个子阵列。多个子阵列各自具备多个存储部、多个第1半导体层、多个第1栅电极、第1布线、多条第2布线、多个第2半导体层、多个第2栅电极以及第3布线。多个存储部在与第1方向以及第2方向交叉的第3方向上排列。多个第1半导体层在第3方向上排列，与多个存储部电连接。多个第1栅电极在第3方向上排列，分别与多个第1半导体层相对向。第1布线在第3方向上延伸，与多个第1半导体层电连接。多条第2布线在第3方向上排列，在第1方向上延伸，与多个第1栅电极连接。多个第2半导体层在第3方向上排列，与多条第2布线的第1方向上的第1端部电连接。多个第2栅电极在第3方向上排列，与多个第2半导体层相对向。第3布线在第3方向上延伸，与多个第2半导体层电连接。多个子阵列串各自具备多条第4布线。多条第4布线跨在所述第2方向上排列的多个子阵列中的至少两个而在第2方向上延伸，与多个第2栅电极中的至少两个连接。
[0006]根据上述的结构，能够提供能高集成化的半导体存储器件。
附图说明
[0007]图1是表示第1实施方式涉及的半导体存储器件的一部分结构的示意性的立体图。
[0008]图2是表示存储单元阵列层L
MCA
的结构的示意性的平面图。
[0009]图3是表示子阵列MCA
S
的一部分结构的示意性的电路图。
[0010]图4是表示存储单元阵列层L
MCA
的一部分结构的示意性的平面图。
[0011]图5是表示子阵列串MCA
C
的一部分结构的示意性的立体图。
[0012]图6是表示子阵列串MCA
C
的一部分结构的示意性的XY剖面图。
[0013]图7是表示子阵列串MCA
C
的一部分结构的示意性的XY剖面图。
[0014]图8是表示子阵列串MCA
C
的一部分结构的示意性的XY剖面图。
[0015]图9是沿着A－A
′
线将图7和图8所示的结构切断、沿着箭头的方向观察到的示意性
的XZ剖面图。
[0016]图10是沿着B－B
′
线将图7和图8所示的结构切断、沿着箭头的方向观察到的示意性的YZ剖面图。
[0017]图11是表示连结(hook
‑
up)区域R
HU
的一部分结构的示意性的XY剖面图。
[0018]图12是沿着C－C
′
线将图11所示的结构切断、沿着箭头的方向观察到的示意性的XZ剖面图。
[0019]图13是表示晶体管层L
T
的结构的示意性的平面图。
[0020]图14是表示感测放大器单元SAU的结构的示意性的平面图。
[0021]图15是表示感测放大器单元SAU的一部分结构的示意性的电路图。
[0022]图16是表示晶体管层L
T
的一部分结构的示意性的平面图。
[0023]图17是用于对第1实施方式涉及的半导体存储器件的读出动作进行说明的示意性的电路图。
[0024]图18是用于对该读出动作进行说明的示意性的电路图。
[0025]图19是用于对该读出动作进行说明的示意性的电路图。
[0026]图20是用于对该读出动作进行说明的示意性的电路图。
[0027]图21是用于对该读出动作进行说明的示意性的电路图。
[0028]图22是用于对该读出动作进行说明的示意性的电路图。
[0029]图23是表示第2实施方式涉及的半导体存储器件的存储单元阵列层L
MCA
的结构的示意性的平面图。
[0030]图24是表示子阵列MCA
S
′
的一部分结构的示意性的XY剖面图。
[0031]图25是表示子阵列MCA
S
′
的一部分结构的示意性的XY剖面图。
[0032]图26是表示子阵列MCA
S
′
的一部分结构的示意性的XY剖面图。
[0033]图27是沿着B－B
′
线将图25和图26所示的结构切断、沿着箭头的方向观察到的示意性的XZ剖面图。
[0034]图28是沿着D－D
′
线将图25和图26所示的结构切断、沿着箭头的方向观察到的示意性的YZ剖面图。
[0035]图29是表示第3实施方式涉及的半导体存储器件的存储单元阵列层L
MCA
的结构的示意性的平面图。
[0036]图30是表示子阵列MCA
S
″
的一部分结构的示意性的XY剖面图。
[0037]图31是表示子阵列MCA
S
″
的一部分结构的示意性的XY剖面图。
[0038]图32是沿着E－E
′
线将图30和图31所示的结构切断、沿着箭头的方向观察到的示意性的XZ剖面图。
具体实施方式
[0039]接着，参照附图对实施方式涉及的半导体存储器件进行详细的说明。此外，以下的实施方式不过是一个例子，并不以限定本专利技术的意图来表示。另外，以下的附图是示意性的，为了便于说明，有时省略一部分结构等。另外，有时对关于多个实施方式所共通的部分赋予同一标号，并省略说明。
[0040]另外，在本说明书中提到了“半导体存储器件”的情况下，既有时意味着存储器裸
片，也有时意味着存储芯片、存储卡、SSD(Solid State Drive，固态硬盘驱动器)等的包括控制器裸片的存储系统。进一步，有时也意味着智能手机、平板电脑终端、个人计算机等的包括主机计算机的结构。
[0041]另外，在本说明书中，在提到了第1结构“电连接”于第2结构的情况下，既可以是第1结构直接连接于第2结构，也可以是第1构成经由布线、半导体部件或者晶体管等而连接于第2结构。例如，在串联连接了3个晶体管的情况下，即使为第2个晶体管为截止(OFF)状态，第1个晶体管也“电连接”于第3个晶体管。
[0042]另外，在本说明书中，将与基板的上面平行的预定方向称为X方向，将与基板的上面平行、其与X方向垂直的方向称为Y方向，将与基板的上面垂直的方本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器件，具备存储单元阵列，所述存储单元阵列具备在第1方向上排列的多个子阵列串，所述多个子阵列串各自具备在与所述第1方向交叉的第2方向上排列的多个子阵列，所述多个子阵列各自具备：多个存储部，其在与所述第1方向以及所述第2方向交叉的第3方向上排列；多个第1半导体层，其在所述第3方向上排列，与所述多个存储部电连接；多个第1栅电极，其在所述第3方向上排列，分别与所述多个第1半导体层相对向；第1布线，其在所述第3方向上延伸，与所述多个第1半导体层电连接；多条第2布线，其在所述第3方向上排列，在所述第1方向上延伸，与所述多个第1栅电极连接；多个第2半导体层，其在所述第3方向上排列，与所述多条第2布线的所述第1方向上的第1端部电连接；多个第2栅电极，其在所述第3方向上排列，与所述多个第2半导体层相对向；以及第3布线，其在所述第3方向上延伸，与所述多个第2半导体层电连接，所述多个子阵列串各自具备多条第4布线，所述多条第4布线跨在所述第2方向上排列的所述多个子阵列中的至少两个而在所述第2方向上延伸，与所述多个第2栅电极中的至少两个连接。2.根据权利要求1所述的半导体存储器件，所述多条第4布线在所述第3方向上排列。3.根据权利要求1所述的半导体存储器件，所述多条第4布线在所述第1方向上排列。4.根据权利要求1所述的半导体存储器件，在沿着所述第1方向排列的所述多个子阵列中的至少两个之间，多条所述第3布线共通地电连接。5.根据权利要求1所述的半导体存储器件，所述多个子阵列各自具备：多个第3半导体层，其在所述第3方向上排列，与所述多条第2布线的所述第1方向上的第2端部电连接；多个第3栅电极，其在所述第3方向上排列，与所述多个第3半导体层相对向；以及第5布线，其在所述第3方向上延伸，与所述多个第3半导体层电连接，所述多个子阵列串各自具备多条第6布线，所述多条第6布线跨在所述第2方向上排列的所述多个子阵列中的至少两个而在所述第2方向上延伸，与所述多个第3栅电极中的至少两个连接。6.根据权利要求5所述的半导体存储器件，所述多条第6布线在所述第3方向上排列。7.根据权利要求5所述的半导体存储器件，所述多条第6布线在所述第1方向上排列。8.根据权利要求5所述的半导体存储器件，
在沿着所述第1方向排列的所述多个子阵列中的至少两个之间，多条所述第5布线共通地电连接。9.根据权利要求1所述的半导体存储器件，具备：多个感测放大器单元，其与所述多个子阵列对应地设置；和多条信号供给线，其与所述多个子阵列对应地设置，所述多个感测放大器单元各自具备共通地连接于所述多条信号供给线中的一条的多个放大电路，所述多个放大电路构成为能够根据所述多条信号供给线中的一个信号来对所述第1布线的信号进行放大。10.根据权利要求1所述的半导体存储器件，所述多个存储部中的至少一个为电容器。11.根据权利要求1所述的半导体存储器件，所述多个第1半导体层分别与所述多个第1栅电极的所述第3方...

【专利技术属性】
技术研发人员：青木健，和田政春，石坂守，稻场恒夫，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：