IGBT器件制造技术

本发明专利技术属于半导体功率器件技术领域，具体公开了一种IGBT器件，包括n型半导体层；位于n型半导体层内的若干个p型体区，位于n型半导体层内且介于相邻的p型体区之间的栅沟槽，位于栅沟槽的下部内的屏蔽栅，位于栅沟槽的上部内的栅极，所述栅极、屏蔽栅与n型半导体层之间互相绝缘隔离；若干个p型体区中，至少有一个p型体区具有第一掺杂浓度并定义为第一p型体区，且至少有一个p型体区具有第二掺杂浓度并定义为第二p型体区，第一p型体区的第一掺杂浓度小于第二p型体区的第二掺杂浓度；至少有一个与第一p型体区相邻的栅沟槽内的屏蔽栅外接栅极电压，剩余的栅沟槽内的屏蔽栅外接发射极电压。压。压。

【技术实现步骤摘要】
IGBT器件


[0001]本专利技术属于半导体功率器件
，特别是涉及一种IGBT器件。

技术介绍

[0002]绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)器件是由金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管和双极型晶体管复合而成的一种器件，IGBT器件的输入极为MOS晶体管，输出极为PNP型晶体管，它融合了这两种晶体管器件的优点，既具有MOS晶体管驱动功率小和开关速度快的优点，又具有双极型晶体管饱和压降低和容量大的优点。IGBT器件由于p型体区与n型漂移区交界处空穴注入效率较低，载流子浓度分布很低，导致饱和压降升高，在关断时，n型漂移区内储存了大量的少数载流子，导致IGBT器件关断电流拖尾现象严重，关断损耗大。

技术实现思路

[0003]有鉴于此，本专利技术的目的是提供一种IGBT器件，以降低IGBT器件的关断损耗。
[0004]为达到本专利技术的上述目的，本专利技术提供了一种IGBT器件，包括：
[0005]p型集电极区；
[0006]位于所述p型集电极区之上的n型半导体层；
[0007]位于所述n型半导体层内的若干个p型体区，所述p型体区内设有n型发射极区；
[0008]位于所述n型半导体层内且介于相邻的所述p型体区之间的栅沟槽，位于所述栅沟槽的下部内的屏蔽栅，位于所述栅沟槽的上部内的栅极，所述栅极、所述屏蔽栅与所述n型半导体层之间互相绝缘隔离；
[0009]若干个所述p型体区中，至少有一个所述p型体区具有第一掺杂浓度并定义为第一p型体区，且至少有一个所述p型体区具有第二掺杂浓度并定义为第二p型体区，所述第一p型体区的第一掺杂浓度小于所述第二p型体区的第二掺杂浓度；
[0010]至少有一个与所述第一p型体区相邻的所述栅沟槽内的所述屏蔽栅外接栅极电压，剩余的所述栅沟槽内的所述屏蔽栅外接发射极电压。
[0011]可选的，所述屏蔽栅由所述栅沟槽的下部向上延伸至所述栅沟槽的上部内。
[0012]可选的，所述栅沟槽的上部的宽度大于所述栅沟槽的下部的宽度。
[0013]可选的，还包括位于所述n型半导体层内的n型电荷存储区，所述n型电荷存储区位于所述栅极下方。
[0014]可选的，还包括n型集电极区，所述n型集电极区位于所述n型半导体层下方且与所述p型集电极区交替间隔设置。
[0015]可选的，还包括n型场截止区，所述n型场截止区介于所述p型集电极区与所述n型半导体层之间。
[0016]本专利技术的IGBT器件，将低阈值电压Vth1与大栅电荷Qg1组合，高阈值电压Vth2和小栅电荷Qg2组合，IGBT器件从导通到关断的过程中，高Vth2和小Qg2组合的区域内的电流沟
道会迅速关断，而低Vth1与大Qg1组合的区域内的电流沟道会晚点关断，由此，高Vth2和小Qg2组合的区域内电流沟道在刚关断时，低Vth1与大Qg1组合的区域内的电流沟道仍处于导通状态，随着栅电压Vg的进一步降低，低Vth1与大Qg1组合的区域内的电流沟道关断。从而，IGBT器件对外表现为低Vth1与大Qg1组合的区域的关断损耗，减少了高Vth2和小Qg2组合的区域的关断损耗，从整体上降低了IGBT器件的关断损耗。
附图说明
[0017]为了更加清楚地说明本专利技术示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。
[0018]图1是本专利技术提供的IGBT器件的第一个实施例的剖面结构示意图；
[0019]图2是本专利技术提供的IGBT器件的第二个实施例的剖面结构示意图。
具体实施方式
[0020]以下将结合本专利技术实施例中的附图，通过具体方式，完整地描述本专利技术的技术方案。显然，所描述的实施例是本专利技术的一部分实施例，而不是全部的实施例。同时，为清楚地说明本专利技术的具体实施方式，说明书附图中所列示意图，放大了本专利技术所述的层和区域的厚度，且所列图形大小并不代表实际尺寸。
[0021]图1是本专利技术提供的IGBT器件的第一个实施例的剖面结构示意图，如图1所示，本专利技术的IGBT器件包括p型集电极区20，位于p型集电极区20之上的n型半导体层21，位于n型半导体层21内的若干个p型体区22，p型体区22内设有n型发射极区23。
[0022]位于n型半导体层21内且介于相邻的p型体区22之间的栅沟槽，位于所述栅沟槽的上部内的栅极25，位于栅沟槽的下部内的屏蔽栅27，屏蔽栅27可以仅位于栅沟槽的下部内，从而栅极25与屏蔽栅27为上下结构，可选的，屏蔽栅27也可以位于栅沟槽的下部内并向上延伸至栅沟槽的上部内，图1以屏蔽栅27位于栅沟槽的下部内并向上延伸至栅沟槽的上部内为例示出。同时，栅沟槽的上部的宽度可以大于、等于或者小于栅沟槽的下部的宽度，在图1中，以栅沟槽的上部的宽度大于栅沟槽的下部的宽度示出。
[0023]栅极25、屏蔽栅27与n型半导体层21之间互相绝缘隔离，在图1中，栅极25通过栅介质层24与n型半导体层21绝缘隔离，屏蔽栅27通过场氧化层26与栅极25、n型半导体层21隔离。
[0024]本专利技术的若干个p型体区22中，本专利技术实施例中示例性的示出了4个p型体区22，其中，至少有一个p型体区22具有第一掺杂浓度并定义为第一p型体区22a，且至少有一个p型体区22具有第二掺杂浓度并定义为第二p型体区22b，第一p型体区22a的第一掺杂浓度小于第二p型体区22b的第二掺杂浓度。图1中示例性的示出了一个第一p型体区22a和三个第二p型体区22b。
[0025]本专利技术的IGBT器件，至少有一个与第一p型体区22a相邻的栅沟槽内的屏蔽栅27外接栅极电压，剩余的栅沟槽内的屏蔽栅27外接发射极电压。在图1中，示例性的，靠近第一p型体区22a右侧的栅沟槽内的屏蔽栅27与栅极25一起外接栅极电压(G)，剩余的栅沟槽内的屏蔽栅27与n型发射极区23一起外接发射极电压(图1中未示出)。
[0026]本专利技术的IGBT器件，具有第一掺杂浓度的第一p型体区22a内的电流沟道的阈值电
压Vth1小于具有第二掺杂浓度的第二p型体区22b内的电流沟道的阈值电压Vth2。屏蔽栅27外接栅极电压时，该栅沟槽内的栅极25具有更大的栅电荷Qg1；屏蔽栅27外接发射极电压时，该栅沟槽内的栅极25具有小的栅电荷Qg2。将至少一个与第一p型体区22a相邻的栅沟槽内的屏蔽栅27外接栅极电压，剩余的栅沟槽内的屏蔽栅27外接发射极电压，可以使得低Vth1与大Qg1组合，高Vth2和小Qg2组合，从而，IGBT器件从导通到关断的过程中，高Vth2和小Qg2组合的区域内电流沟道会迅速关断，而低Vth1与大Qg1组合的区域内的电流沟道会晚点关断，由此，高Vth2和小Qg2组合的区域内的电流沟道在刚关断时，低Vth1与大Qg1组合的区域内的电流沟道仍处于导通状态，随着栅电压Vg的进一步降低，低Vth1与大Qg1组合的区域的电流沟道关断。从而，IGBT器件本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.IGBT器件，其特征在于，包括：p型集电极区；位于所述p型集电极区之上的n型半导体层；位于所述n型半导体层内的若干个p型体区，所述p型体区内设有n型发射极区；位于所述n型半导体层内且介于相邻的所述p型体区之间的栅沟槽，位于所述栅沟槽的下部内的屏蔽栅，位于所述栅沟槽的上部内的栅极，所述栅极、所述屏蔽栅与所述n型半导体层之间互相绝缘隔离；若干个所述p型体区中，至少有一个所述p型体区具有第一掺杂浓度并定义为第一p型体区，且至少有一个所述p型体区具有第二掺杂浓度并定义为第二p型体区，所述第一p型体区的第一掺杂浓度小于所述第二p型体区的第二掺杂浓度；至少有一个与所述第一p型体区相邻的所述栅沟槽内的所述屏蔽栅外接栅极电压，剩余的所述栅沟槽内的...

【专利技术属性】
技术研发人员：林敏之，刘磊，刘伟，袁愿林，
申请(专利权)人：苏州东微半导体股份有限公司，
类型：发明
国别省市：