IGBT器件的制造方法技术

本发明专利技术实施例提供的一种IGBT器件的制造方法，首先，在形成第一沟槽后形成n电荷存储区，通过控制第一沟槽的深度来控制n型电荷存储区的深度，避免n型电荷存储区对后续形成的p型体区产生影响；其次，先形成浮空的p型柱，再形成栅极，避免了形成p型柱时对栅极产生的损伤；再次，n型电荷存储区、p型柱和栅极均通过自对准工艺形成，简化了IGBT器件的制造工艺。简化了IGBT器件的制造工艺。简化了IGBT器件的制造工艺。

【技术实现步骤摘要】
IGBT器件的制造方法


[0001]本专利技术属于IGBT器件
，特别是涉及一种IGBT器件的制造方法。

技术介绍

[0002]绝缘栅场效应晶体管(Insulated Gate Bipolar Transistor，IGBT)功率器件是由MOS晶体管和双极型晶体管复合而成的一种器件，其输入极为MOS晶体管，输出极为PNP晶体管，它融合了这两种器件的优点，既具有MOS晶体管驱动功率小和开关速度快的优点，又具有双极型晶体管饱和压降低和容量大的优点，在现代电力电子技术中得到了越来越广泛的应用，特别是占据了较高频率的大、中功率管应用的主导地位。现有技术的IGBT的制造方法中，n型电荷存储区是在磷注入后通过高温退火工艺形成，之后再形成p型体区，n型电荷存储区会延伸至p型体区的范围，从而影响p型体区的掺杂，为了维持p型体区的掺杂不受影响，n型电荷存储区的掺杂浓度要远低于p型体区的掺杂浓度，这限制了n型电荷存储区对饱和压降、关断损耗以及电流密度等参数的优化，使得IGBT器件的性能无法进一步提升。

技术实现思路

[0003]有鉴于此，本专利技术的目的是提供一种IGBT器件的制造方法，以进一步提升IGBT器件的性能。
[0004]本专利技术实施例提供的一种IGBT器件的制造方法，包括：
[0005]在提供的n型半导体层上形成硬掩膜层，通过光刻工艺定义出第一沟槽的位置，对所述硬掩膜层进行刻蚀将所述n型半导体层暴露出来；
[0006]以所述硬掩膜层为掩膜，对所述n型半导体层进行各向异性刻蚀，在所述n型半导体层内形成第一沟槽；
[0007]以所述硬掩膜层为掩膜，通过所述第一沟槽对所述n型半导体层进行n型离子注入并退火，在所述n型半导体层内形成位于所述第一沟槽底部的n型电荷存储区；
[0008]以所述硬掩膜层为掩膜，继续对所述n型半导体层进行各向异性刻蚀，在所述第一沟槽下方形成第二沟槽，所述第二沟槽贯穿所述n型电荷存储区；
[0009]形成p型多晶硅层，以所述硬掩膜层为掩膜对所述p型多晶硅层进行回刻，在所述第二沟槽内形成p型柱，所述p型柱向上延伸至所述第一沟槽内且所述第一沟槽的剩余空间形成第三沟槽；
[0010]以所述硬掩膜层为掩膜，对所述n型半导体层进行各向同性刻蚀，增加所述第三沟槽的宽度和深度，所述第三沟槽的深度小于所述第一沟槽的深度；
[0011]在所述第三沟槽的表面形成栅氧化层；
[0012]形成栅极多晶硅层并以所述硬掩膜层为掩膜对所述栅极多晶硅层进行回刻，在所述第三沟槽的侧壁位置处形成栅极；
[0013]形成绝缘层并对所述绝缘层进行回刻，在所述第三沟槽内形成位于所述p型柱上方的绝缘介质层。
[0014]可选的，还包括：刻蚀掉所述硬掩膜层，在所述n型半导体层内形成p型体区，在所述p型体区内形成n型发射极区，所述p型体区位于相邻的所述第三沟槽之间。
[0015]可选的，还包括：在所述n型半导体层的表面形成层间绝缘层，并形成源极金属和栅极金属。
[0016]可选的，还包括：在所述n型半导体层的底部形成n型场截止区和p型集电极区。
[0017]可选的，还包括：在所述n型半导体层的底部表面形成集电极金属。
[0018]可选的，所述n型半导体层的材料为硅。
[0019]本专利技术实施例的IGBT器件的制造方法，首先，在形成第一沟槽后形成n电荷存储区，通过控制第一沟槽的深度来控制n型电荷存储区的深度，避免n型电荷存储区对后续形成的p型体区产生影响；其次，先形成浮空的p型柱，再形成栅极，避免了形成p型柱时对栅极产生的损伤；再次，n型电荷存储区、p型柱和栅极均通过自对准工艺形成，简化了IGBT器件的制造工艺。
附图说明
[0020]为了更加清楚地说明本专利技术示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。
[0021]图1至图9是本专利技术的IGBT器件的制造方法的一个实施例的主要工艺节点的剖面结构示意图。
具体实施方式
[0022]为使本专利技术的目的、技术方案和优点更加清楚，以下将结合本专利技术实施例中的附图，通过具体方式，完整地描述本专利技术的技术方案。
[0023]图1至图9是本专利技术的IGBT器件的制造方法的一个实施例的主要工艺节点的剖面结构示意图。如图1至图9所示，本专利技术的一种IGBT器件的制造方法，包括：
[0024]首先，如图1所示，在提供的n型半导体层20上形成硬掩膜层21，然后通过光刻工艺定义出第一沟槽的位置，光刻工艺包括：在硬掩膜层21上形成一层光刻胶30，然后曝光、显影形成图形；之后对硬掩膜层21进行刻蚀将n型半导体层20暴露出来。n型半导体层20的材料优选为硅。
[0025]接下来，如图2所示，去除掉光刻胶，以硬掩膜层21为掩膜，对n型半导体层20进行各向异性刻蚀，在n型半导体层20内形成第一沟槽31，第一沟槽31的数量依据所设定的IGBT器件的具体规格确定，本专利技术实施例中仅示例性的示出了两个第一沟槽31结构。
[0026]接下来，如图3所示，以硬掩膜层21为掩膜，通过第一沟槽31对n型半导体层20进行垂直的n型离子注入并退火，在n型半导体层20内形成位于第一沟槽31底部的n型电荷存储区22，n型电荷存储区22宽度应大于第一沟槽31的宽度，形成n型电荷存储区22的具体步骤包括：进行垂直的n型离子注入在n型半导体层20内形成n型电荷存储区22，然后通过退火工艺使得n型电荷存储区22的n型离子扩散到预定范围。本专利技术可以通过第一沟槽31的深度来控制形成的n型电荷存储区22的深度，并通过退火温度和时间来调整n型电荷存储区22的扩散范围。
[0027]接下来，如图4所示，以硬掩膜层21为掩膜，继续对n型半导体层20进行各向异性刻
蚀，在第一沟槽下方形成第二沟槽32，此时第二沟槽32贯穿n型电荷存储区22。在第一沟槽下方形成第二沟槽32，相当于是增加了第一沟槽的深度。
[0028]接下来，如图5所示，形成p型多晶硅层，然后以硬掩膜层21为掩膜对所形成的p型多晶硅层进行回刻，在第二沟槽内形成p型柱23，p型柱23应向上延伸至第一沟槽内，即p型柱23的上表面位于n型电荷存储区22的上表面之上，同时使得第一沟槽的剩余空间形成第三沟槽33，第三沟槽33的深度小于第一沟槽的深度。p型柱23与相邻的n型半导体层20之间形成超结结构，可以提高IGBT器件的耐压。
[0029]接下来，如图6所示，以硬掩膜层21为掩膜，对n型半导体层20进行各向同性刻蚀，增加第三沟槽33的宽度和深度。在该步刻蚀工艺中，p型柱23也会被部分刻蚀掉，从而第三沟槽33的深度也会增加，该步刻蚀后，优选的，可以使第三沟槽33的深度仍然小于第一沟槽的深度，即第三沟槽33的底面位于n型电荷存储区22之上或者第三沟槽33的底面与n型电荷存储区22的上表面齐平，也就是说第三沟槽33的底面并未内嵌入n型电荷存储区22之中，从而使得n型电荷存储区22远离后续形成的p型体区的位置，不会影本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种IGBT器件的制造方法，其特征在于，包括：在提供的n型半导体层上形成硬掩膜层，通过光刻工艺定义出第一沟槽的位置，对所述硬掩膜层进行刻蚀将所述n型半导体层暴露出来；以所述硬掩膜层为掩膜，对所述n型半导体层进行各向异性刻蚀，在所述n型半导体层内形成第一沟槽；以所述硬掩膜层为掩膜，通过所述第一沟槽对所述n型半导体层进行n型离子注入并退火，在所述n型半导体层内形成位于所述第一沟槽底部的n型电荷存储区；以所述硬掩膜层为掩膜，继续对所述n型半导体层进行各向异性刻蚀，在所述第一沟槽下方形成第二沟槽，所述第二沟槽贯穿所述n型电荷存储区；形成p型多晶硅层，以所述硬掩膜层为掩膜对所述p型多晶硅层进行回刻，在所述第二沟槽内形成p型柱，所述p型柱向上延伸至所述第一沟槽内且所述第一沟槽的剩余空间形成第三沟槽，所述第三沟槽的深度小于所述第一沟槽的深度；以所述硬掩膜层为掩膜，对所述n型半导体层进行各向同性刻蚀，增加所述第三沟槽的宽度和深度；在所述第三沟槽的表面形成...

【专利技术属性】
技术研发人员：刘伟，王鹏飞，刘磊，龚轶，
申请(专利权)人：苏州东微半导体股份有限公司，
类型：发明
国别省市：