碳化硅器件的制造方法技术

本发明专利技术实施例提供的一种碳化硅器件的制造方法，包括：在n型碳化硅层上形成硬掩膜层，通过光刻工艺定义出栅沟槽的位置，然后对硬掩膜层进行刻蚀并以剩余的硬掩膜层为掩膜，通过各向异性刻蚀和各向同性刻蚀相结合的方法在n型碳化硅层内形成栅沟槽；进行垂直的p型离子注入和倾斜的p型离子注入，在n型碳化硅层内形成p+区域，p+区域位于栅沟槽的一侧并从栅沟槽的侧壁位置处延伸至栅沟槽的底部；在栅沟槽的表面形成栅介质层，然后淀积一层导电层并回刻，在栅沟槽的侧壁处形成栅极。本发明专利技术使用刻蚀形成栅沟槽的硬掩膜层来实现p+区域的自对准离子注入和栅极的自对准刻蚀，可大幅精简制造工艺，降低制造成本。降低制造成本。降低制造成本。

【技术实现步骤摘要】
碳化硅器件的制造方法


[0001]本专利技术属于碳化硅器件
，特别是涉及一种碳化硅器件的制造方法。

技术介绍

[0002]碳化硅材料作为第三代宽禁带半导体材料的代表之一，具有禁带宽度大、临界击穿电场高、热导率高和电子饱和漂移速度高等特点，在大功率、高温及高频电力电子领域具有广阔的应用前景。沟槽型碳化硅器件消除了平面型碳化硅器件中寄生的JFET电阻，减小了元胞尺寸，使得电流密度显著提高，同时也降低了导通电阻，因此沟槽型碳化硅器件逐步取代平面型碳化硅器件成为主流。碳化硅器件通常采用二氧化硅作为栅介质层材料，由于碳化硅的介电常数约是二氧化硅的2.5倍，在碳化硅器件处于阻断状态时栅介质层承受了约2.5倍的漂移层电场。在沟槽型碳化硅器件中，栅沟槽底部拐角处的电场分布集中，使得栅沟槽底部拐角处的栅介质层更容易在碳化硅器件发生雪崩击穿前被击穿，使得碳化硅器件的可靠性降低。

技术实现思路

[0003]有鉴于此，本专利技术的目的是提供一种碳化硅器件的制造方法，以提高碳化硅器件的可靠性。
[0004]本专利技术实施例提供的一种碳化硅器件的制造方法，包括：
[0005]在提供的n型碳化硅层上形成硬掩膜层，通过光刻工艺定义出栅沟槽的位置，对所述硬掩膜层进行刻蚀将所述n型碳化硅层暴露出来；
[0006]以剩余的所述硬掩膜层为掩膜，对所述n型碳化硅层进行各向异性刻蚀在所述n型碳化硅层内形成浅沟槽，在所述浅沟槽内对所述n型碳化硅层进行各向同性刻蚀在所述n型碳化硅层内形成栅沟槽；
[0007]进行垂直的p型离子注入和倾斜的p型离子注入，在所述n型碳化硅层内形成p+区域，所述p+区域位于所述栅沟槽的一侧并从所述栅沟槽的侧壁位置处延伸至所述栅沟槽的底部；
[0008]在所述栅沟槽的表面形成栅介质层，淀积一层导电层并以剩余的所述硬掩膜层为掩膜回刻所述导电层，在所述栅沟槽的侧壁处形成栅极。
[0009]可选的，本专利技术的碳化硅器件的制造方法，还包括：
[0010]去除所述硬掩膜层，在所形成结构的表面形成钝化层，并对所述钝化层进行刻蚀形成接触孔，形成正面金属层。
[0011]可选的，本专利技术的碳化硅器件的制造方法，所述钝化层填充所述栅沟槽。
[0012]可选的，本专利技术的碳化硅器件的制造方法，所述n型碳化硅层包括n型外延层，以及位于所述n型外延层顶部的p型体区和位于所述p型体区内的n型源区，所述栅沟槽的深度大于所述p型体区的深度。
[0013]可选的，本专利技术的碳化硅器件的制造方法，所述导电层为掺杂的多晶硅。
[0014]本专利技术通过自对准刻蚀方式优化栅沟槽的底部形貌，可以有效降低栅沟槽底部拐角处的电场强度，使得栅沟槽底部拐角处的栅介质层不容易被击穿，从而提高碳化硅器件的可靠性。同时，本专利技术使用刻蚀形成栅沟槽的硬掩膜层来实现p+区域的自对准离子注入和栅极的自对准刻蚀，可大幅精简制造工艺，降低制造成本。
附图说明
[0015]为了更加清楚地说明本专利技术示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。
[0016]图1至图6是本专利技术的碳化硅器件的制造方法的一个实施例的主要工艺节点的剖面结构示意图。
具体实施方式
[0017]为使本专利技术的目的、技术方案和优点更加清楚，以下将结合本专利技术实施例中的附图，通过具体方式，完整地描述本专利技术的技术方案。
[0018]图1至图6是本专利技术的碳化硅器件的制造方法的一个实施例的主要工艺节点的剖面结构示意图。如图1至图6所示，本专利技术的一种碳化硅器件的制造方法，包括：
[0019]首先，如图1所示，提供一n型碳化硅层20，然后进行p型离子注入，在n型碳化硅层20内形成p型体区21，然后进行n型离子注入，在p型体区21内形成n型源区22。
[0020]接下来，如图2所示，在n型碳化硅层20上形成硬掩膜层31，然后淀积一层光刻胶，通过光刻工艺定义出栅沟槽的位置，然后对硬掩膜层31进行刻蚀将n型碳化硅层20暴露出来，去除掉光刻胶后，以剩余的硬掩膜层31为掩膜，通过各向异性的刻蚀方法对n型碳化硅层20进行刻蚀，在n型碳化硅层20内形成浅沟槽30。需要说明的是，本专利技术实施例对浅沟槽30的具体深度不进行限定，图2仅以浅沟槽30的底部截止于p型体区21内为例进行说明。
[0021]接下来，如图3所示，通过各向同性刻蚀的刻蚀方法对n型碳化硅层20进行刻蚀，增加浅沟槽的宽度和深度，从而在n型碳化硅层内形成栅沟槽32，栅沟槽32的深度要大于p型体区21的深度，同时栅沟槽32的开口宽度大于硬掩膜层31的开口宽度。栅沟槽32的数量由碳化硅器件的设计规格决定，本专利技术对栅沟槽的数量不限定，本专利技术实施例中仅示例性的示出了两个栅沟槽32结构。
[0022]接下来，如图4所示，进行垂直的p型离子注入和倾斜的p型离子注入，在n型碳化硅层20内形成p+区域23，p+区域23位于栅沟槽的一侧并从栅沟槽的侧壁位置处延伸至栅沟槽的底部。形成p+区域23时，可以先进行垂直的p型离子注入，再进行倾斜的p型离子注入；也可以是先进行倾斜的p型离子注入，再进行垂直的p型离子注入，本专利技术对其顺序不做限定。垂直的p型离子注入用于形成栅沟槽底部位置处的p+区域，倾斜的p型离子注入用于形成栅沟槽侧壁位置处的p+区域。需要说明的是，垂直的p型离子注入可以理解为沿着栅沟槽32的深度方向进行离子注入，以在栅沟槽32底部位置处形成p+区域；倾斜的p型离子注入可以理解为沿着与栅沟槽32的深度方向成锐角的方向进行离子注入，以在栅沟槽32侧壁位置处形成p+区域。还需要说明的是，图4仅以在栅沟槽32的右侧侧壁处形成p+区域，或者，还可以在栅沟槽的左侧侧壁处形成p+区域，本专利技术实施例对此不进行限定。
[0023]接下来，如图5所示，在栅沟槽的表面形成栅介质层24，然后淀积一层导电层并以
剩余的硬掩膜层31为掩膜回刻导电层，在栅沟槽的侧壁处形成栅极25。栅极25通常为掺杂的多晶硅。一般来说，栅介质层24的厚度较小，栅介质层24的厚度小于硬掩膜层31超出n型碳化硅层20的宽度，也就是说栅介质层24位于硬掩膜层31的覆盖范围内，因此回刻导电层时可以以剩余的硬掩膜层31为掩膜回刻导电层，在栅沟槽32的侧壁处形成栅极25，如此可以精简栅极的制造工艺，降低制造成本。接下来，如图6所示，去除掉硬掩膜层后，在所形成结构的表面形成钝化层26，并对钝化层26进行刻蚀形成接触孔，然后形成正面金属层。正面金属层包括源极金属层和栅极金属层，基于剖面的位置，图6中进行示例性的示出了源极金属层27，n型源区22和p体区21通过源极金属层27外接源极电压，而栅极25通过栅极金属层外接栅极电压。
[0024]最后，在n型氮化硅层的底部形成漏极金属层，该工艺为业界的常规工艺，本专利技术实施例中不再具体展示。
[0025]本专利技术通过自对准刻蚀方式优化栅沟槽的底部形貌，可以有效降低栅沟槽底部拐角处的电场强度，使得栅沟槽底部拐角处的栅介质层不容易被击穿，从而提高碳化硅器件的可本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种碳化硅器件的制造方法，其特征在于，包括：在提供的n型碳化硅层上形成硬掩膜层，通过光刻工艺定义出栅沟槽的位置，对所述硬掩膜层进行刻蚀将所述n型碳化硅层暴露出来；以剩余的所述硬掩膜层为掩膜，对所述n型碳化硅层进行各向异性刻蚀在所述n型碳化硅层内形成浅沟槽，在所述浅沟槽内对所述n型碳化硅层进行各向同性刻蚀在所述n型碳化硅层内形成栅沟槽；进行垂直的p型离子注入和倾斜的p型离子注入，在所述n型碳化硅层内形成p+区域，所述p+区域位于所述栅沟槽的一侧并从所述栅沟槽的侧壁位置处延伸至所述栅沟槽的底部；在所述栅沟槽的表面形成栅介质层，淀积一层导电层并以剩余的所述硬掩膜层为掩膜回刻...

【专利技术属性】
技术研发人员：范让萱，缪进征，王鹏飞，
申请(专利权)人：苏州东微半导体股份有限公司，
类型：发明
国别省市：