一种半导体器件及其制备方法技术

本发明专利技术提供一种半导体器件及其制备方法，所述半导体器件具有多个间隔排布的埋层结构，通过对埋层结构进行间隔设置，可以调节埋层结构的掺杂浓度，进一步可以提高半导体器件的击穿电压，提高半导体器件的耐压性能；另外，可以将本发明专利技术提供的半导体器件应用于BCD集成工艺中，针对BCD工艺中不同器件的耐压需求，可以对其埋层结构进行不同的设置，使最终集成得到的芯片的电性得以优化，且无需增加掩模板，提高了生产效率，节约了生产成本。节约了生产成本。节约了生产成本。

【技术实现步骤摘要】
一种半导体器件及其制备方法


[0001]本专利技术涉及半导体集成电路领域，具体涉及一种半导体器件及其制备方法。

技术介绍

[0002]BCD工艺是一种将Bipolar、CMOS、DMOS等功率器件及各种电阻电容和二极管集成在同一芯片的工艺技术，具有低成本、易封装、易设计等特点，是目前集成电路领域的主流技术。为了提高集成芯片的击穿电压，需要在芯片中设置埋层结构。但由于集成在同一芯片上的不同器件的耐压需求不同，因此为了同时满足不同器件的耐压需求，通常将埋层结构设置成可以满足所有器件中的最大耐压需求，而无法对不同器件的埋层结构进行特殊设计，导致芯片的电性不能实现优化；若想要进一步优化芯片的电性，则需要在不同器件中设置不同的掩模板，而这无疑会增加工艺流程，同时也提高了制作成本。

技术实现思路

[0003]鉴于以上所述现有技术的缺点，本专利技术提供一种半导体器件及其制备方法，所述半导体器件具有多个间隔排布的埋层结构，相对于一整个平面的埋层结构，间隔排布埋层结构的掺杂浓度降低，提高了半导体器件的耐压性能；另外，可以将本专利技术提供的半导体器件应用于BCD集成工艺中，针对BCD工艺中不同器件的耐压需求，对其埋层结构进行不同的优化设置，使最终集成得到的芯片的电性得以优化，且无需增加掩模板，提高了生产效率，节约了生产成本。
[0004]为实现上述目的及其他相关目的，本专利技术提供一种半导体器件，包括：
[0005]半导体衬底；
[0006]外延层，位于所述半导体衬底的表面，所述外延层中具有器件区；
[0007]电极，位于所述外延层的表面；
[0008]其中，所述半导体衬底与所述外延层之间形成有多个埋层结构，所述多个埋层结构在同一水平面上间隔排布。
[0009]可选的，所述埋层结构为在第一方向上延伸的长条结构，且所述长条结构在与所述第一方向垂直的第二方向上均匀间隔排布。
[0010]可选的，在所述第二方向上，所述埋层结构的宽度为d1，相邻所述埋层结构的间隔宽度为d2，d1与d2的值相等。
[0011]可选的，所述半导体器件的击穿电压为30V～100V。
[0012]可选的，所述埋层结构为正方形结构，且所述正方形结构在第一方向上，以及与所述第一方向垂直的第二方向上均匀间隔排布。
[0013]可选的，所述正方形结构的边长为d3，所述间隔的宽度为d4，d3与d4的值相等。
[0014]可选的，所述半导体器件的击穿电压为50V～200V。
[0015]可选的，所述器件区为Bipolar区，所述Bipolar区包括：
[0016]第一体区，所述第一体区具有第一导电类型，所述第一体区中设置有导电性相反
的第一掺杂区和第二掺杂区；
[0017]第三掺杂区，所述第三掺杂区具有第二导电类型。
[0018]可选的，所述器件区为CMOS区，所述CMOS区包括：
[0019]PMOS晶体管，包括第四掺杂区和第五掺杂区，以及位于二者之间的所述外延层表面的第一栅极结构，所述第四掺杂区和第五掺杂区具有第一导电类型；
[0020]NMOS晶体管，包括具有第一导电类型的第二体区，所述第二体区中设置有第六掺杂区和第七掺杂区，以及位于二者之间的所述外延层表面的第二栅极结构，所述第六掺杂区和第七掺杂区具有第二导电类型。
[0021]可选的，所述器件区为DMOS区，所述DMOS区包括：
[0022]第三体区，所述第三体区具有第一导电类型，所述第三体区内设置有第八掺杂区和第九掺杂区，所述第八掺杂区和第九掺杂区的导电类型相反；
[0023]第十掺杂区，所述第十掺杂区具有第二导电类型。
[0024]本专利技术还提供一种半导体器件的制备方法，包括如下步骤：
[0025]提供一半导体衬底，在所述半导体衬底上形成掩模板，所述掩模板中形成埋层区窗口；
[0026]经所述埋层区窗口对所述衬底进行离子注入在所述衬底中形成多个埋层结构，所述多个埋层结构在同一水平面上间隔排布；
[0027]在所述半导体衬底表面沉积形成外延层，并在所述外延层中形成器件区；
[0028]在所述外延层表面形成电极。
[0029]可选的，所述掩模板中的埋层区窗口为在第一方向上延伸的长条结构，且所述长条结构在与所述第一方向垂直的第二方向上均匀间隔排布。
[0030]可选的，所述掩模板中的埋层区窗口为正方形结构，且所述正方形结构在第一方向上，以及与所述第一方向垂直的第二方向上均匀间隔排布。
[0031]本专利技术提供的半导体器件及其制备方法，至少具有以下技术效果：
[0032]本专利技术提供的半导体器件具有多个间隔排布的埋层结构，相对于一整个平面的埋层结构，间隔排布埋层结构的掺杂浓度降低，在外延层表面形成的电场减弱，使外延层表面不容易被击穿，提高了半导体器件的耐压性能；另外，可以将本专利技术提供的半导体器件应用于BCD集成工艺中，针对BCD工艺中不同器件的耐压需求对掩模板进行设计，例如，对于耐压需求介于50V～200V的半导体器件，将其对应掩模板中的埋层区窗口设置成正方形，对于耐压需求介于30V～100V的半导体器件，将其对应掩模板中的埋层区窗口设置成长条形，使最终集成得到的芯片的电性得以优化，能够在同一半导体器件中分别满足不同的耐压需求。而且本专利技术的方法无需增加掩模板，提高了生产效率，节约了生产成本。
附图说明
[0033]图1显示为现有技术中埋层结构在半导体器件中的排布示意图。
[0034]图2显示为实施例一提供的半导体器件的结构示意图。
[0035]图3a～3b显示为实施例一中埋层结构的排布示意图。
[0036]图4显示为实施例二提供的半导体器件的结构示意图。
[0037]图5显示为实施例三提供的半导体器件的结构示意图。
[0038]图6显示为实施例四提供的半导体器件的制备方法流程图。
[0039]图7显示为实施例四步骤S4中形成埋层结构的示意图。
[0040]元件标号说明
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半导体衬底
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第一栅极结构
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外延层
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第二栅极结构
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埋层结构
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PMOS源电极
[0044]21
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第一体区
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PMOS漏电极
[0045]22～26
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第一掺杂区～第五掺本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：半导体衬底；外延层，位于所述半导体衬底的表面，所述外延层中具有器件区；电极，位于所述外延层的表面；其中，所述半导体衬底与所述外延层之间形成有多个埋层结构，所述多个埋层结构在同一水平面上间隔排布。2.根据权利要求1所述的半导体器件，其特征在于，所述埋层结构为在第一方向上延伸的长条结构，且所述长条结构在与所述第一方向垂直的第二方向上均匀间隔排布。3.根据权利要求2所述的半导体器件，其特征在于，在所述第二方向上，所述埋层结构的宽度为d1，相邻所述埋层结构的间隔宽度为d2，d1与d2的值相等。4.根据权利要求3所述的半导体器件，其特征在于，所述半导体器件的击穿电压为30V～100V。5.根据权利要求1所述的半导体器件，其特征在于，所述埋层结构为正方形结构，且所述正方形结构在第一方向上，以及与所述第一方向垂直的第二方向上均匀间隔排布。6.根据权利要求5所述的半导体器件，其特征在于，所述正方形结构的边长为d3，所述间隔的宽度为d4，d3与d4的值相等。7.根据权利要求6所述的半导体器件，其特征在于，所述半导体器件的击穿电压为50V～200V。8.根据权利要求1所述的半导体器件，其特征在于，所述器件区为Bipolar区，所述Bipolar区包括：第一体区，所述第一体区具有第一导电类型，所述第一体区中设置有导电性相反的第一掺杂区和第二掺杂区；第三掺杂区，所述第三掺杂区具有第二导电类型。9.根据权利要求1所述的半导体器件，其特征在于，所述器件区为CMOS区，所述CMOS区包括：PM...

【专利技术属性】
技术研发人员：刘聪慧，
申请(专利权)人：芯恩青岛集成电路有限公司，
类型：发明
国别省市：