平面型SiCMOSFET器件制造技术

本发明专利技术公开了一种平面型SiC MOSFET器件，包括：在两个相邻的沟道区之间的漂移区表面形成有抗JFET区；沟道区的二个以上的第一离子注入区设置为：注入峰值位置越深，注入峰值越大；注入峰值位置越浅，注入峰值越小；抗JFET区的一个以上的第二离子注入区的注入峰值位置和注入剂量设置为：第二离子注入区的注入峰值大小和位置都位于沟道区中的最浅和最深的注入峰值的大小和位置之间。本发明专利技术能同时满足阈值电压和降低器件的短沟道效应的要求以及抗JFET区既能满足降低器件的比导通电阻的要求，又能防止增加抗JFET表面的电场强度从而增加器件的可靠性。器件的可靠性。器件的可靠性。

【技术实现步骤摘要】
平面型SiC MOSFET器件


[0001]本专利技术涉及半导体集成电路制造领域，特别是涉及一种平面型SiC MOSFET器件。

技术介绍

[0002]SiC跟Si相比，具有非常优越的材料特性，这主要表现在其禁带宽度是3.2电子伏特(eV)，跟硅的1.12相比，高了接近3倍。其临界击穿场强是硅的10倍。如果要实现相同的耐压，SiC的漂移区长度可以做到硅的1/10，其掺杂浓度也可以提高几十倍。同时高的禁带宽度，本征载流子浓度低，这使得SiC器件即使在250度甚至300度的结温下，其本征载流子的数目依然低于常温下(25度)的Si器件本征载流子数目。SiC器件的高温漏电得到了大幅降低。限制其工作温度的主要是封装而不是器件本身。
[0003]基于此SiC MOSFET得到了越来越广泛的应用，市场前景巨大。
[0004]如图1所示，是现有平面型SiC MOSFET器件的剖面结构示意图；以N型SiC MOSFET为例进行介绍，现有平面型SiC MOSFET器件包括：
[0005]N型重掺杂的SiC衬底101，SiC衬底101的电阻率本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种平面型SiC MOSFET器件，其特征在于，包括：形成于第一导电类型掺杂的SiC外延层的选定区域中的沟道区，被栅极结构所覆盖的所述沟道区的表面用于形成导电沟道；所述沟道区外的所述SiC外延层组成漂移区；在两个相邻的所述沟道区之间的所述漂移区表面形成有抗JFET区；所述栅极结构也延伸到所述抗JFET区的表面上；所述栅极结构由形成栅介质层和栅极导电材料层叠加而成；所述沟道区由二个以上注入峰值位置不同的第二导电类型掺杂的第一离子注入区叠加而成；所述抗JFET区由一个以上注入峰值位置不同的第一导电类型掺杂的第二离子注入区叠加而成；所述沟道区中的各所述第一离子注入区设置为：注入峰值位置越深，注入峰值越大；注入峰值位置越浅，注入峰值越小；平面型SiC MOSFET器件的阈值电压由注入峰值位置最浅的所述第一离子注入区调节，由注入峰值位置次浅以下的各所述第一离子注入区来降低短沟道效应；所述抗JFET区的各所述第二离子注入区的注入峰值位置和注入剂量设置为：各所述第二离子注入区的注入峰值位置深于所述沟道区中的最浅的注入峰值位置，以降低所述栅介质层和所述SiC外延层界面处的电场强度；各所述第二离子注入区的注入峰值位置浅于所述沟道区中的最深的注入峰值位置，以使器件的击穿电压得到保证；各所述第二离子注入区的注入峰值大于所述沟道区中的注入峰值位置最浅的所述第一离子注入区的注入峰值，各所述第二离子注入区的注入峰值小于所述沟道区中的注入峰值位置最深的所述第一离子注入区的注入峰值，以实现降低JFET效应从而降低器件的比导通电阻。2.如权利要求1所述的平面型SiC MOSFET器件，其特征在于：所述沟道区由二个注入峰值位置不同的第二导电类型掺杂的第一离子注入区叠加而成。3.如权利要求2所述的平面型SiC MOSFET器件，其特征在于：所述抗JFET区由一个第一导电类型掺杂的第二离子注入区组成。4.如权利要求2所述的平面型SiC MOSFET器件，其特征在于：所述抗JFET区由二个注入峰值位置不同的第一导电类型掺杂的第二离子注入区叠加而成，两个所述第二离子注入区的注入峰值大小相同或不同。5.如权利要求1所述的平面型SiC MOSFET器件，其特征在于：所述沟道区由三个注入峰值位置不同的第二导电类型掺杂的第一离子注入区叠加而成。6.如权利要求5所述的平面型SiC MOSFET器件，其特征在于：所述抗JFET区由一个第一导电类型掺杂的第二离子注入区组成。7.如权利要求6所述的平面型SiC MOSFET器件，其特征在于：所述抗JFET区的所述第二离子注入区的注入峰值位置位于所述沟道区的最浅注入峰值位置和次浅注入峰值位置之间；或者，所述抗JFET区的所述第二离子注入区...

【专利技术属性】
技术研发人员：曾大杰，
申请(专利权)人：上海鼎阳通半导体科技有限公司，
类型：发明
国别省市：