平面型SiCMOSFET器件制造技术

本发明专利技术公开了一种平面型SiC MOSFET器件，包括：在两个相邻的沟道区之间的漂移区表面形成有抗JFET区；沟道区的二个以上的第一离子注入区设置为：注入峰值位置越深，注入峰值越大；注入峰值位置越浅，注入峰值越小；抗JFET区的一个以上的第二离子注入区的注入峰值位置和注入剂量设置为：第二离子注入区的注入峰值大小和位置都位于沟道区中的最浅和最深的注入峰值的大小和位置之间。本发明专利技术能同时满足阈值电压和降低器件的短沟道效应的要求以及抗JFET区既能满足降低器件的比导通电阻的要求，又能防止增加抗JFET表面的电场强度从而增加器件的可靠性。器件的可靠性。器件的可靠性。

【技术实现步骤摘要】
平面型SiC MOSFET器件


[0001]本专利技术涉及半导体集成电路制造领域，特别是涉及一种平面型SiC MOSFET器件。

技术介绍

[0002]SiC跟Si相比，具有非常优越的材料特性，这主要表现在其禁带宽度是3.2电子伏特(eV)，跟硅的1.12相比，高了接近3倍。其临界击穿场强是硅的10倍。如果要实现相同的耐压，SiC的漂移区长度可以做到硅的1/10，其掺杂浓度也可以提高几十倍。同时高的禁带宽度，本征载流子浓度低，这使得SiC器件即使在250度甚至300度的结温下，其本征载流子的数目依然低于常温下(25度)的Si器件本征载流子数目。SiC器件的高温漏电得到了大幅降低。限制其工作温度的主要是封装而不是器件本身。
[0003]基于此SiC MOSFET得到了越来越广泛的应用，市场前景巨大。
[0004]如图1所示，是现有平面型SiC MOSFET器件的剖面结构示意图；以N型SiC MOSFET为例进行介绍，现有平面型SiC MOSFET器件包括：
[0005]N型重掺杂的SiC衬底101，SiC衬底101的电阻率通常在20mΩ*cm左右。与之相对的Si器件的衬底电阻率可以做到1mΩ*cm以下。这是因为太高的衬底掺杂浓度会增加器件的缺陷。因此SiC衬底101的衬底电阻是远远高于Si器件的。为了降低衬底电阻，通常希望把SiC衬底101的厚度做的越薄越好。此外，衬底厚度越薄，器件的热阻越低；
[0006]在SiC衬底101上面形成有SiC材料形成的N型掺杂的缓冲(Buffer)层102，Buffer层102的掺杂浓度很高，在1e18/cm3附近；Buffer层102是通过外延生长形成，故Buffer层102的缺陷密度是优于衬底的。Buffer层102的厚度通常在1μm附近。
[0007]在所述Buffer层102表面上形成有N型掺杂的SiC外延层103，SiC外延层103的掺杂浓度决定了器件的击穿电压。器件的击穿电压越高，SiC外延层103的厚度越厚，SiC外延层103的掺杂浓度越低。对于目前1200V的SiC MOSFET，SiC外延层103的厚度通常在8μm～13μm之间，SiC外延层103掺杂浓度通常在5e15/cm3～2e16/cm3之间。SiC外延层103目前通常是单层的，也可以是双层外延。对于双层外延，靠近表面的掺杂浓度高，降低MOSFET的JFET效应。
[0008]在所述SiC外延层103中形成有P型掺杂的沟道区104，沟道区104的设计是SiC MOSFET的难点。这是因为SiC MOSFET的沟道区104的载流子迁移率很低，通常情况下不到硅器件的1/10；因此我们希望把沟道长度Lc做的越短越好。但是为了保证一定的阈值电压，沟道区104的掺杂浓度特别是表面的掺杂浓度不能太高。
[0009]此外，SiC MOSFET的漂移区掺杂浓度也大幅提高，漂移区由所述沟道区104外的所述SiC外延层103组成，这要求沟道区104的掺杂浓度和沟道长度Lc都需要提高，否则会有非常严重的短沟道效应。
[0010]相邻的所述沟道区104之间的区域通常会具有JFET效应，相邻的所述沟道区104之间的距离Wj也是一个难点。沟道区104和N型漂移区之间会有一个耗尽，也就是JFET效应，会降低导电区域。这个距离Wj如果太小，JFET效应太严重，器件的比导通电阻会急剧增加。如果距离Wj太大，器件的步进(Pitch)增加，原胞的密度降低，器件的比导通电阻也会增加。为
了在沟道之间距离较小时，依然有比较低的比导通电阻，通常会在增加一个抗JFET注入(Anti
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JFET Implant)，抗JFET注入在相邻的所述沟道区104之间形成抗JFET注入区。但是这个JFET注入区会增加栅氧107的电场强度。对于SiC MOSFET来说，因为SiC的临界击穿场强高达3MV/cm以上；栅氧107的材料通常为SiO2，此外因为所述SiC外延层103和栅氧107的界面处，SiC材料和SiO2介电常数的差异会使栅氧107的SiO2材料内的电场强度会提高2倍以上。这很容易达到或者超过SiO2的临界击穿电压。造成器件的损坏或者是长期工作性能的退化。为此，如何对沟道区104进行设计以及相邻沟道区104之间抗JFET区域的掺杂浓度的设计，是一个难点，也是本专利技术需要解决的问题。总之本专利技术主要是解决，如何设计合理的道区104的掺杂浓度，降低器件的短沟道效应；以及如何设计抗JFET区域的掺杂浓度，让器件在导通电阻比较低的时候，表面的击穿场强依然能够做到比较低。
[0011]在所述沟道区104的选定区域的表面区域中形成有N型重掺杂的源区106以及P型重掺杂的体接触区105。体接触区105的掺杂浓度高，可以降低器件寄生三极管的基区电阻，防止器件发生骤回(Snapback)。
[0012]由正面金属层组成的源极金属110通过源区通孔和底部的体接触区105和所述源区106连接，所述源区通孔和底部的体接触区105和所述源区106实现欧姆接触，所述沟道区104则通过所述体接触孔105连接到所述源区通孔和所述源极金属110。
[0013]栅氧107通常是SiO2。SiC MOSFET的驱动电亚通常需要超过18V，甚至达到20V。这么高的驱动电压要求的栅氧厚度通常比较厚。目前SiC平面型MOSFET，栅氧的厚度通常是也就是50nm。
[0014]栅极导电材料层108形成于栅氧107的表面上，由栅氧107和栅极导电材料层108叠加形成栅极结构。被栅极结构所覆盖的所述沟道区104的表面会在器件导通时形成导电沟道。栅极导电材料层108通常采用N型重掺杂的多晶硅栅。
[0015]层间膜109实现源极金属10和栅极导电材料层108之间的隔离。层间膜109通常也是SiO2，厚度通常在0.4μm～2.0μm之间。

技术实现思路

[0016]本专利技术所要解决的技术问题是提供一种平面型SiC MOSFET器件，沟道区的掺杂既能满足阈值电压的要求，又能满足降低器件的短沟道效应的要求，同时，抗JFET区既能满足降低器件的比导通电阻的要求，又能防止增加抗JFET表面的电场强度从而增加器件的可靠性。
[0017]为解决上述技术问题，本专利技术提供的平面型SiC MOSFET器件包括：
[0018]形成于第一导电类型掺杂的SiC外延层的选定区域中的沟道区，被栅极结构所覆盖的所述沟道区的表面用于形成导电沟道；所述沟道区外的所述SiC外延层组成漂移区。
[0019]在两个相邻的所述沟道区之间的所述漂移区表面形成有抗JFET区。
[0020]所述栅极结构也延伸到所述抗JFET区的表面上。
[0021]所述栅极结构由形成栅介质层和栅极导电材料层叠加而成。
[0022]所述沟道区由二个以上注入峰值位置不同的第二导电类型掺杂的第一离子注入区叠加而成。
[0023]所述抗JFET区由一个以上注入峰值位置不同的第一导电类型掺杂的第二离子注
入区叠加而成。<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种平面型SiC MOSFET器件，其特征在于，包括：形成于第一导电类型掺杂的SiC外延层的选定区域中的沟道区，被栅极结构所覆盖的所述沟道区的表面用于形成导电沟道；所述沟道区外的所述SiC外延层组成漂移区；在两个相邻的所述沟道区之间的所述漂移区表面形成有抗JFET区；所述栅极结构也延伸到所述抗JFET区的表面上；所述栅极结构由形成栅介质层和栅极导电材料层叠加而成；所述沟道区由二个以上注入峰值位置不同的第二导电类型掺杂的第一离子注入区叠加而成；所述抗JFET区由一个以上注入峰值位置不同的第一导电类型掺杂的第二离子注入区叠加而成；所述沟道区中的各所述第一离子注入区设置为：注入峰值位置越深，注入峰值越大；注入峰值位置越浅，注入峰值越小；平面型SiC MOSFET器件的阈值电压由注入峰值位置最浅的所述第一离子注入区调节，由注入峰值位置次浅以下的各所述第一离子注入区来降低短沟道效应；所述抗JFET区的各所述第二离子注入区的注入峰值位置和注入剂量设置为：各所述第二离子注入区的注入峰值位置深于所述沟道区中的最浅的注入峰值位置，以降低所述栅介质层和所述SiC外延层界面处的电场强度；各所述第二离子注入区的注入峰值位置浅于所述沟道区中的最深的注入峰值位置，以使器件的击穿电压得到保证；各所述第二离子注入区的注入峰值大于所述沟道区中的注入峰值位置最浅的所述第一离子注入区的注入峰值，各所述第二离子注入区的注入峰值小于所述沟道区中的注入峰值位置最深的所述第一离子注入区的注入峰值，以实现降低JFET效应从而降低器件的比导通电阻。2.如权利要求1所述的平面型SiC MOSFET器件，其特征在于：所述沟道区由二个注入峰值位置不同的第二导电类型掺杂的第一离子注入区叠加而成。3.如权利要求2所述的平面型SiC MOSFET器件，其特征在于：所述抗JFET区由一个第一导电类型掺杂的第二离子注入区组成。4.如权利要求2所述的平面型SiC MOSFET器件，其特征在于：所述抗JFET区由二个注入峰值位置不同的第一导电类型掺杂的第二离子注入区叠加而成，两个所述第二离子注入区的注入峰值大小相同或不同。5.如权利要求1所述的平面型SiC MOSFET器件，其特征在于：所述沟道区由三个注入峰值位置不同的第二导电类型掺杂的第一离子注入区叠加而成。6.如权利要求5所述的平面型SiC MOSFET器件，其特征在于：所述抗JFET区由一个第一导电类型掺杂的第二离子注入区组成。7.如权利要求6所述的平面型SiC MOSFET器件，其特征在于：所述抗JFET区的所述第二离子注入区的注入峰值位置位于所述沟道区的最浅注入峰值位置和次浅注入峰值位置之间；或者，所述抗JFET区的所述第二离子注入区...

【专利技术属性】
技术研发人员：曾大杰，
申请(专利权)人：上海鼎阳通半导体科技有限公司，
类型：发明
国别省市：