NAND闪存器件及其制备方法技术

本发明专利技术提供了一种NAND闪存器件及其制备方法，包括：绝缘体上半导体衬底，包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层，第二半导体层的厚度小于或等于绝缘埋层的厚度；若干栅极结构位于绝缘体上半导体衬底上，栅极结构包括由下至上依次堆叠的隧穿氧化层、浮栅、栅间介质层及控制栅，其中所述NAND闪存器件编程时，所述NAND闪存器件处于全耗尽状态。本发明专利技术中可以有效提升编程擦除窗口，改善NAND闪存器件的可靠性。NAND闪存器件的可靠性。NAND闪存器件的可靠性。

【技术实现步骤摘要】
NAND闪存器件及其制备方法


[0001]本专利技术涉及半导体
，尤其涉及一种NAND闪存器件及其制备方法。

技术介绍

[0002]NAND闪存器件作为一种非易失性存储器，由于其大容量，擦写速度快，低成本等优点，适用于数据存储，广泛应用于消费、汽车、工业电子等领域。
[0003]图1为一种NAND闪存器件的剖面示意图。请参考图1，NAND闪存器件包括衬底10和位于衬底10上的若干栅极结构20，其中栅极结构20包括由上至上依次堆叠的隧穿氧化层21、浮栅22、栅间介质层23及控制栅24，在栅极结构20两侧的衬底中分别形成源区和漏区(图中未示出)。NAND闪存器件包括若干闪存单元，在NAND闪存器件编程操作时，对部分的闪存单元进行编程时，要求不对另外的闪存单元产生编程影响，即要求对另外的闪存单元实现防止编程(Program Inhibit)，提高防止编程的效果可以有效提升编程擦除窗口，改善NAND闪存器件的可靠性。因此，需要提出一种能够提高防止编程的效果的NAND闪存器件。

技术实现思路

[0004]本专利技术的目的在于提供一种NAND闪存器件及其制备方法，提升编程擦除窗口，改善NAND闪存器件的可靠性。
[0005]为了达到上述目的，本专利技术提供了一种NAND闪存器件，包括：
[0006]绝缘体上半导体衬底，包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层，所述第二半导体层的厚度小于或等于所述绝缘埋层的厚度；
[0007]若干栅极结构，位于所述绝缘体上半导体衬底上，所述栅极结构包括由下至上依次堆叠的隧穿氧化层、浮栅、栅间介质层及控制栅，其中所述NAND闪存器件编程时，所述NAND闪存器件处于全耗尽状态。
[0008]可选的，所述第二半导体层的厚度为100埃～300埃。
[0009]可选的，所述绝缘埋层的厚度为100埃～300埃。
[0010]可选的，所述绝缘埋层的材质包括氧化硅。
[0011]可选的，所述第二半导体层的材质包括硅。
[0012]可选的，所述隧穿氧化层的厚度为50埃～100埃。
[0013]可选的，所述浮栅的厚度为500埃～1500埃。
[0014]可选的，所述栅间介质层为ONO叠层，所述栅间介质层的厚度为100埃～200埃。
[0015]可选的，所述控制栅的厚度为500埃～1500埃。
[0016]本专利技术还提供了一种NAND闪存器件的制备方法，包括：
[0017]提供绝缘体上半导体衬底，所述绝缘体上半导体衬底包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层，所述第二半导体层的厚度小于或等于所述绝缘埋层的厚度；
[0018]形成若干栅极结构，位于所述绝缘体上半导体衬底上，所述栅极结构包括由下至
上依次堆叠的隧穿氧化层、浮栅、栅间介质层及控制栅，其中所述NAND闪存器件编程时，所述NAND闪存器件处于全耗尽状态。
[0019]在本专利技术提供的NAND闪存器件及其制备方法中，绝缘体上半导体衬底包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层，第二半导体层的厚度小于或等于绝缘埋层的厚度；若干栅极结构位于绝缘体上半导体衬底上，栅极结构包括由下至上依次堆叠的隧穿氧化层、浮栅、栅间介质层及控制栅，其中NAND闪存器件编程时，NAND闪存器件处于全耗尽状态。本专利技术中利用绝缘体上半导体衬底且第二半导体层的厚度小于或等于绝缘埋层的厚度，第二半导体层的厚度较薄，在NAND闪存器件编程操作时，NAND闪存器件处于全耗尽状态，此时NAND闪存器件的沟道耗尽层电容接近于零，能够提高防止编程的效果，即有效提升编程擦除窗口，改善NAND闪存器件的可靠性。
附图说明
[0020]图1为现有技术中的一种NAND闪存器件的剖面示意图；
[0021]图2为一种NAND闪存器件的编程方式的示意图；
[0022]图3为本专利技术一实施例提供的NAND闪存器件的剖面示意图；
[0023]图4为本专利技术一实施例提供的NAND闪存器件的制备方法的流程图。
[0024]其中，附图标记为：
[0025]10
‑
衬底；110
‑
第一半导体层；120
‑
绝缘埋层；130
‑
第二半导体层；20、200
‑
栅极结构；21、210
‑
隧穿氧化层；22、220
‑
浮栅；23、230
‑
栅间介质层；24、240
‑
控制栅。
具体实施方式
[0026]图2为一种NAND闪存器件的编程方式的示意图。请参考图2，NAND闪存器件包括若干闪存单元，对闪存单元T1进行编程操作，通过字线WL32给对闪存单元T1施加编程电压Vpgm，同时给与闪存单元T1串联的其它闪存单元的字线WL0～WL31和WL33～WL63上施加导通电压Vpass，使与闪存单元T1串联的其它闪存单元处于导通状态，漏端选择管DSG的栅极接电源电压Vcc，BLn施加0V，由于漏端选择管DSG和其它闪存单元均处于导通状态，因此闪存单元T1的沟道电位始终为0V，这时由于控制栅与沟道之间的高电场的作用，部分电子通过隧穿氧化层遂穿至浮栅，从而完成编程。与闪存单元T1处于同一字线WL32的闪存单元T2，由于其控制栅上也被施加了编程电压Vpgm，为了防止闪存单元T2被编程，通常的做法是闪存单元T2对应的BLn+1上施加电源电压Vcc,这样漏端选择管DSG被关断，同时源端选择管SSG也处于关断状态，这时闪存单元T2沟道两端均处于悬浮(Floating)状态，闪存单元T2沟道的电压会通过电容耦合作用被耦合出一个较高的电压，导致闪存单元T2的控制栅与沟道之间的电场不足以发生电子遂穿现象，从而实现防止编程(Program Inhibit)。其中闪存单元T2的沟道耦合电压V
ch
可以表示为：
[0027][0028]其中N表示NAND闪存器件中串联在一起的闪存单元的数量，C
cell
表示闪存单元的控制栅与衬底之间的等效电容，C
dep
表示闪存单元的沟道耗尽层电容。
[0029]从上述公式可以发现，沟道耗尽层电容C
dep
越小,沟道耦合电压V
ch
越大，其控制栅与沟道之间的电场越小，因此防止编程的效果越好。NAND闪存器件的编程擦除窗口与防止编程的效果直接相关，防止编程的效果越好，在编程过程中，闪存单元受到的编程干扰就越小，因此提高防止编程的效果可以有效提升编程擦除窗口，改善NAND闪存器件的可靠性。
[0030]因此，本专利技术需要提供一种NAND闪存器件及其制备方法，利用绝缘体上半导体衬底且第二半导体层的厚度小于或等于绝缘埋层的厚度，第二半导体层的厚度较薄，在NAND闪存器件编程操作时，NAND闪存器件处于全耗尽状态，此时NAND闪存器件的沟道耗尽层电容接近于零，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种NAND闪存器件，其特征在于，包括：绝缘体上半导体衬底，包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层，所述第二半导体层的厚度小于或等于所述绝缘埋层的厚度；若干栅极结构，位于所述绝缘体上半导体衬底上，所述栅极结构包括由下至上依次堆叠的隧穿氧化层、浮栅、栅间介质层及控制栅，其中所述NAND闪存器件编程时，所述NAND闪存器件处于全耗尽状态。2.如权利要求1所述的NAND闪存器件，其特征在于，所述第二半导体层的厚度为100埃～300埃。3.如权利要求1或2所述的NAND闪存器件，其特征在于，所述绝缘埋层的厚度为100埃～300埃。4.如权利要求1所述的NAND闪存器件，其特征在于，所述绝缘埋层的材质包括氧化硅。5.如权利要求1所述的NAND闪存器件，其特征在于，所述第二半导体层的材质包括硅。6.如权利要求1所述的NAND闪存器件，其特征在...

【专利技术属性】
技术研发人员：姚邵康，王奇伟，陈昊瑜，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：