一种浮栅型分栅闪存器的制作方法技术

本申请公开了一种浮栅型分栅闪存器的制作方法，属于半导体器件及制造领域。该方法取消原本用以提高选择管阈值电压的P型注入，改为在形成选择栅介质层后，先沉积一部分选择栅多晶硅，随后在选择栅器件区进行P型自对准注入，在保证选择管的阈值电压基本保持不变的前提下，选择管下方衬底硅中的P型杂质含量和深度增加，浮栅下方LDD结附近的衬底硅中P型杂质含量降低，实现选择管下方衬底硅的势垒增高，同时浮栅下方衬底硅中碰撞电离强度基本保持不变，有效提高分栅浮栅闪存器件的可靠性。有效提高分栅浮栅闪存器件的可靠性。有效提高分栅浮栅闪存器件的可靠性。

【技术实现步骤摘要】
一种浮栅型分栅闪存器的制作方法


[0001]本申请涉及半导体器件及制造领域，具体涉及一种浮栅型分栅闪存器的制作方法。

技术介绍

[0002]分栅(split
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gate)浮栅(Floating
‑
gate，FG)闪存技术被广泛用于各种嵌入式电子产品如金融IC卡、汽车电子等应用，该闪存可以提高存储集成密度，有利于节省芯片面积、降低制造成本。
[0003]如图1至图7，现有的2
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bit/cell(二比特每存储单元)的分栅浮栅闪存的制造方法包括以下步骤：
[0004]步骤一，在P型衬底上注入形成P型阱101，P型阱101上热氧化生长浮栅氧化102，沉积形成浮栅多晶硅层103和第一氮化硅层502；进行STI(Shallow
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Trench
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Isolation，浅沟隔离)工艺形成浅沟槽503；同时定义闪存和外围逻辑区的有源区。
[0005]步骤二，依次沉积多晶硅间ONO(Oxide
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Nitride
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Oxide，氧化物/氮化物/氧化物)层104、控制栅多晶硅层105、厚氮化硅层501；光刻定义闪存单元区域，并刻蚀去除开口区域的厚氮化硅层。
[0006]步骤三，沉积氧化硅层，并利用各向异性刻蚀形成第一侧墙介质层106，第一侧墙介质层的底部宽度定义了控制栅的长度。
[0007]步骤四，利用厚氮化硅层501和第一侧墙介质层106作为硬质掩膜，对多晶硅间ONO层104和控制栅多晶硅层105进行各向异性刻蚀，形成自对准的控制栅。
[0008]步骤五，沉积绝缘介质层，并各向异性刻蚀形成第二侧墙介质层108，利用第二侧墙介质层108和第一侧墙介质层106共同作为硬质掩膜，自对准刻蚀形成浮栅。并进行P型离子注入提高选择管阈值电压，形成P型注入区116。
[0009]步骤六，依次沉积选择栅介质层109，选择栅多晶硅层110。并通过化学机械研磨(Chemical Mechanical Polish，CMP)方式形成自对准的选择栅。
[0010]步骤七，热氧化在选择栅多晶硅层110上方形成111保护用介质层，并与第一侧墙介质层106、选择栅介质层109作为硬质掩膜，将两侧剩余的厚氮化硅层501、控制栅多晶硅层105、多晶硅间ONO层104、浮栅多晶硅层103去除，并依次进行LDD注入形成LDD区112、第三侧墙沉积和刻蚀和源漏注入形成源漏区114。
[0011]根据现有的制造流程制成的分栅浮栅闪存器件，在User mode(使用者模式)测试过程中，在01状态、BL1＝BL2＝4.5V的电压条件下，存在严重的MPT(Mass Punch Through)干扰。这是由于在4.5V电压下，在处于0状态的浮栅下方LDD结附近的衬底硅中，产生了强度较大的电场，发生碰撞电离，产生热电子。高能量的热电子越过选择管下方衬底硅的势垒，注入到另一侧的浮栅中，对同单元处于1状态的位产生强烈的干扰。因此，如何提高分栅浮栅闪存的可靠性，是有待于进一步优化的问题。

技术实现思路

[0012]本申请提供了一种浮栅型分栅闪存器的制作方法，可以解决相关技术中分栅浮栅闪存可靠性待提高的问题。
[0013]本申请实施例提供了一种浮栅型分栅闪存器的制作方法，包括：
[0014]步骤十一，在P型衬底上注入形成P型阱101，所述P型阱101上热氧化生长浮栅氧化102，沉积形成浮栅多晶硅层103和第一氮化硅层502，进行STI工艺形成浅沟槽503；
[0015]步骤十二，依次沉积多晶硅间ONO层104、控制栅多晶硅层105、厚氮化硅层501，并刻蚀去除开口区域的厚氮化硅层；
[0016]步骤十三，沉积氧化硅层，并利用各向异性刻蚀形成第一侧墙介质层106；
[0017]步骤十四，利用所述厚氮化硅层501和所述第一侧墙介质层106作为硬质掩膜，对所述多晶硅间ONO层104和所述控制栅多晶硅层105进行各向异性刻蚀，形成自对准的控制栅；
[0018]步骤十五，沉积绝缘介质层，并各向异性刻蚀形成第二侧墙介质层108，利用所述第二侧墙介质层108和所述第一侧墙介质层106作为硬质掩膜，自对准刻蚀形成浮栅；
[0019]步骤十六，沉积选择栅介质层109和沉积第一层选择栅多晶硅110
‑
1，利用所述第一层选择栅多晶硅110
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1、所述选择栅介质层109、所述第二侧墙介质层108、所述第一侧墙介质层106和所述厚氮化硅层501作为硬质掩膜，在选择管区域自对准注入形成P型注入区域111；
[0020]步骤十七，沉积第二层选择栅多晶硅110
‑
2，并通过CMP方式形成自对准的选择栅；
[0021]步骤十八，所述第一层选择栅多晶硅110
‑
1和所述第二层选择栅多晶硅110
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2上热氧化形成保护用介质层112，并利用所述保护用介质层112、所述第一侧墙介质层106和所述选择栅介质层109作为硬质掩膜，将两侧剩余的厚氮化硅层501、控制栅多晶硅层105、多晶硅间ONO层104、浮栅多晶硅层103去除；
[0022]步骤十九，依次进行轻掺杂漏离子注入形成LDD区113、第三侧墙114形成和源漏重掺杂离子注入形成源漏区115。
[0023]可选的，所述步骤十一中，同时定义闪存和外围逻辑区的有源区。
[0024]可选的，所述步骤十二中，同时还光刻定义闪存单元区域，所述开口区域位于所述闪存单元区域的开口处。
[0025]可选的，所述第一侧墙介质层106的底部宽度定义了所述控制栅的长度。
[0026]可选的，所述第一层选择栅多晶硅110
‑
1的厚度为5～25nm。
[0027]可选的，所述选择管区域处的P型注入过程为穿过所述第一层选择栅多晶硅110
‑
1以及所述选择栅介质层109进入所述P型衬底中，P型注入的杂质在衬底中的横向分布范围由所述第一层选择栅多晶硅110
‑
1的厚度决定。
[0028]可选的，P型注入的杂质为BF2，能量范围为80～200KeV，剂量为5.0e12～5.0e13cm
‑2，角度为0
°
。
[0029]本申请技术方案，至少包括如下优点：
[0030]本申请提出了一种改进的浮栅型分栅闪存器的制作方法，取消原本用以提高选择管阈值电压的P型注入，改为在形成选择栅介质层后，先沉积一部分选择栅多晶硅，随后在选择栅器件区进行P型自对准注入，P型注入的杂质横向分布范围由选择栅多晶硅的沉积厚
度决定，这样可以在保证选择管的阈值电压基本保持不变的前提下，选择管下方的衬底硅中P型杂质含量和深度增加，浮栅下方LDD结附近的衬底硅中P型杂质含量降低，实现选择管下方衬底硅的势垒增高，同时浮栅下方衬底硅中碰撞电离强度基本保持不变，有本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种浮栅型分栅闪存器的制作方法，其特征在于，包括：步骤十一，在P型衬底上注入形成P型阱，所述P型阱上热氧化生长浮栅氧化，沉积形成多晶硅层和第一氮化硅层，进行STI工艺形成浅沟槽；步骤十二，依次沉积多晶硅间ONO层、控制栅多晶硅层、厚氮化硅层，并刻蚀去除开口区域的厚氮化硅层；步骤十三，沉积氧化硅层，并利用各向异性刻蚀形成第一侧墙介质层；步骤十四，利用所述厚氮化硅层和所述第一侧墙介质层作为硬质掩膜，对所述多晶硅间ONO层和所述控制栅多晶硅层进行各向异性刻蚀，形成自对准的控制栅；步骤十五，沉积绝缘介质层，并各向异性刻蚀形成第二侧墙介质层，利用所述第二侧墙介质层和所述第一侧墙介质层作为硬质掩膜，自对准刻蚀形成浮栅；步骤十六，沉积选择栅介质层和沉积第一层选择栅多晶硅，利用所述第一层选择栅多晶硅、所述选择栅介质层、所述第二侧墙介质层、所述第一侧墙介质层和所述厚氮化硅层作为硬质掩膜，在选择管区域自对准注入形成P型注入区域；步骤十七，沉积第二层选择栅多晶硅，并通过CMP方式形成自对准的选择栅；步骤十八，所述第一层选择栅多晶硅和所述第二层选择栅多晶硅上热氧化形成保护用介质层，并利用所述保护用介质层、所述第一侧墙介质层和所述选择栅介质层作为硬质掩膜，将两侧剩余的厚氮化硅层、控制栅多晶...

【专利技术属性】
技术研发人员：张引桐，许昭昭，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：