控制帧存储器的方法、存储器控制电路以及图像处理装置制造方法及图纸

各种示例性实施例提供了控制帧存储器的方法、存储器控制电路、和包括存储器控制电路的图像处理装置。以帧的顺序接收代表组成多个帧的每一个的像素的值的数据，并且从帧存储器读取代表组成先前帧的像素的值的数据，并将代表组成下一个帧的像素的值的数据写入到帧存储器。通过在开始接收代表组成下一个帧的像素的值的数据之前，从帧存储器读取代表组成先前帧的像素的一部分的值的第一数据，能够缩短在开始输出代表先前帧的像素的值的数据之前的延迟时间。

【技术实现步骤摘要】

本专利技术涉及控制帧存储器的方法、控制帧存储器的存储器控制电路以及合并了该存储器控制电路的图像处理装置。具体地，本专利技术涉及在开始输出从帧存储器读取的数据之前具有縮短的延迟时间的控制帧存储器的方法、存储器控制电路和图像处理装置。
技术介绍
已知诸如液晶显示装置的图像处理装置，其包括用于控制帧存储器的存储器控制电路。图像处理装置基于代表组成帧的像素的值的数据来执行图像处理。在图像处理装置中，按帧的顺序接收代表组成多个帧的像素的值的数据。接收组成下一个(第N+l个)帧的数据(当前数据)并将其写入到帧存储器，并且同时从帧存储器读取先前写入到帧存储器的组成先前(第N个)帧的数据(过去数据)。通过比较过去数据和当前数据来执行处理(图像处理)，并输出反映处理结果的数据。要被写入到帧存储器的数据量很大。因此，有利地将便宜并具有较大存储容量的DRAM (动态随机存取存储器)，诸如SDRAM (同步动态随机存取存储器)，用作为帧存储器。SDRAM具有由行和列地址来定义的地址空间。SDRAM是需要在预定时间间隔内进行刷新的动态型随机存取存储器。当开始对SDRAM进行数据存取时，需要指定行地址，并需要在指定行地址之后逝去预定时段后进一步指定列地址。每次在预定量的数据被存取之后，都需要重复指定行和列地址。另一方面，在诸如液晶显示装置的图像处理装置中，必须连续输出数据。因此，例如如在美国专利No. 7023413中所示，组成图像处理装置的存储器控制电路包括在SDRAM的输入侧和输出侧的FIFO (先入先出存储器)。图8示出传统的存储器控制电路的示例性结构。图8中所示的存储器控制电路100包括写FIFO 102、 SDRAM控制器103和读FIFO 104。存储器控制电路100对将数据写入到SDRAM IIO和从其读取数据进行控制。在帧内的线时段期间，在存储器控制电路IOO的控制之下，执行对代表组成线的像素的值的过去数据的读取和对代表组成线的像素的值的当前数据的写入。实践中，在线的开始半个时段中，读取先前存储在SDRAM IIO中的过去数据PD，并通过读FIFO104输出。另外，在线的后半个时段中，将通过写FIFO 102接收的当前数据CD写入到SDRAM IIO中。将参照图9来做出进一步的详细解释。图9是时序图，示出到如图8中所示的SDRAM IIO以及写FIFO 102和读FIFO 104的存储器控制电路的写和读存取时序。图9示出垂直同步信号VSYNC、读数据使能信号RDE、写数据使能信号WDE的波形。在读数据使能信号RDE和写数据使能信号WDE处于'H'电平的每个时段中，组成帧的线中的一条的像素的数据被输入到存储器控制电路IOO。图9还示出从SDRAM 110读取过去数据并将所读取的数据写入到读FIFO 104的时段(过去数据读取)，以及从读FIFO104读取过去数据并从存储器控制电路100输出所读取的数据的时段(过去数据输出)。图9进一步示出将当前数据输入到存储器控制电路IOO并将输入数据写入到写FIFO 102的时段(当前数据输入)，以及从写FIFO 102读取当前数据并将所读取的数据写入到SDRAM 110的时段(当前数据写入)。首先，输入指示帧间分割的垂直同步信号VSYNC。然后，读数据使能信号RDE从'L'电平改变为'H'电平。结果是，开始读取先前存储在SDRAM 110中的过去数据PD。将从SDRAM 1 IO读取的过去数据PD写入到读FIFO 104。随后，读取写入到FIFO的过去数据，并从存储器控制电路输出该过去数据。另一方面，将输入到存储器控制电路的当前数据CD写入到写FIFO 102。然后，在完成从SDRAM110读取过去数据之后，从写FIFO 102读取当前数据CD并将其写入到SDRAM 110。如图9所示，在读数据使能信号RDE和写数据使能信号WDE处于'H'电平的时段期间，将组成线的数据输入到存储器控制电路100。在时段的前一半期间，将过去数据PD写入到读FIFO 104，并在同一时段的后一半期间，从写FIFO 102读取当前数据CD并将其写入到SDRAM110。然而，实际上，还通过使用在写数据使能信号WDE变为'L'电平之后的一部分水平空白时段来执行从写FIFO 102读取当前数据CD以及将当前数据CD写入到SDRAM 110。
技术实现思路
在读数据使能信号RDE从'L'电平变为'H'电平之后，图8中所示的存储器控制电路100开始读取存储于SDRAM 110中的过去数据PD。然而，在读数据使能信号RDE变为'H'电平之后，在开始读取过去数据PD之前有延迟时间或时延。因此，合并了存储器控制电路IOO并通过比较当前数据和过去数据来执行处理(图像处理)的图像处理装置有以下问题。在作为图像处理装置的示例的液晶显示装置中的图像处理电路，基于在先前帧中的某个位置(或坐标)上的像素的过去数据以及在下一 (或当前)帧中的同一位置上的像素的当前数据来执行图像处理。例如，为了提高液晶显示器的响应速度，执行图像处理，并输出反映该处理结果的数据。为了执行这种处理，需要同时输入像素的过去数据以及同一像素的当前数据。就是说，应当使直到过去数据被从SDRAM 110中读取并被输入到图像处理电路的第一延迟时间与直到当前数据被输入到图像处理电路的第二延迟时间彼此相等。因此，图像处理装置一般包括诸如移位寄存器或FIFO的延迟电路，用来在将过去数据从SDRAM中读取的时段期间延迟当前数据。当用于读取过去数据的延迟时间较长时，需要较大的移位寄存器。一般说来，用于从SDRAM 110读取数据的延迟时间是tRCD和CAS时延的总和。此处，tRCD是由时钟数来测量的在行地址选通信号和列地址选通信号之间的延迟时间。CAS时延是由时钟数来测量的在输入读命令与输出读数据之间的延迟时间。实际上，由于时序调整上的困难，所以在将数据从SDRAM 110输出之后，很难将数据直接输入到读FIFO104。因此，在SDRAM和读FIFO之间插入了两或三级的触发器。结果是，进一步延迟从存储器控制电路100开始输出数据。例如，当使用tRo^3和CAS时延-3的SDRAM并插入两级触发器时，需要8级触发器来构建移位寄存器。就是说，当用10位数据来代表像素的每个RGB值，并执行两通道平行处理时，对于每个RGB值需要8xl0x2-160个触发器。如上所述，图8中所示的传统的存储器控制电路100具有的问题是从开始输入当前数据到开始输出存储于SDRAM 110中的过去数据之间的延迟时间较长。因此，在包括传统的存储器控制电路100的图像处理装置中，需要将当前数据延迟较长时间，结果是移位寄存器的尺寸变大。为了解决上述问题，本专利技术的一个示例性目的是提供控制帧存储器的方法和存储器控制电路，该方法和存储器控制电路具有縮短的用来开始输出先前存储在帧存储器中的过去数据的延迟时间，该过去数据代表组成先前帧的像素的值。本专利技术的另一示例性目标是提供包括存储器控制电路的图像处理装置，该存储器控制电路具有缩短的用来开始输出过去数据的延迟时间。为了解决上述问题，根据本专利技术的示例性实施例提供了使用存储器控制电路来控制帧存储器的方法。该方法包括按帧的顺序接收代表组成多个帧的每一个的像素的值的数据本文档来自技高网...

【技术保护点】
一种使用存储器控制电路来控制帧存储器的方法，包括：　按帧的顺序接收代表组成多个所述帧的每一个的像素的值的数据，并将所述数据提供到所述帧存储器；以及　产生指定要被存取的所述帧存储器的地址的地址信号以及命令从或到所述帧存储器读取或写 入的控制信号，并将所产生的地址和控制信号提供到所述帧存储器，以使得从所述帧存储器读取代表组成先前被写入到所述帧存储器的先前帧的像素的值的数据，并将代表组成所述先前帧之后的下一个帧的像素的值的数据写入到所述帧存储器，　其中，执行所述产生 和提供，以使得在开始接收代表组成所述下一个帧的像素的值的数据之前，从所述帧存储器读取代表组成所述先前帧的所述像素的一部分的值的第一数据。

【技术特征摘要】
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【专利技术属性】
技术研发人员：佐藤慎佑，
申请(专利权)人：川崎微电子股份有限公司，
类型：发明
国别省市：JP[日本]