积层芯片结构改良制造技术

本实用新型专利技术是积层芯片结构改良，提供一种印刷层数多、效能高、改善积层电感内部杂散电容的积层芯片结构改良，本实用新型专利技术是在芯片本体的陶瓷内埋入垂直的薄片状银制线圈（内电极），且该银制线圈利用二端的银电极向外导通；借此，以往容易产生的电容寄生效应、杂散电容量也能运用垂直积层的银制线圈予以降低或排除。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术是提供一种印刷层数多、效能高、改善积层电感内部杂散电容的积层芯片结构改良，本技术是在芯片本体的陶瓷内埋入垂直的薄片状银制线圈(内电极)，且该银制线圈利用二端的银电极向外导通；借此，以往容易产生的电容寄生效应、杂散电容量也能运用垂直积层的银制线圈予以降低或排除。
技术介绍
由于现代电子组件的加工生产技术水准日渐提高，且各种电子产品对于微型组件的需求也愈来愈高，因此，目前市场上的微型电子组件便呈现多样化的趋势，其中，积层芯片结构的开发正是现今业界积极往小型化发展的重要产品之一，内埋式积层芯片也正如火如荼地被开发改良，其目的都是为了在有限的电路板空间内创造更多空间来架构主动组件，并且尚有较佳线路连接性、低接脚数、高可靠度、较低总成本、高效率的生产及高组装合格率等优点，但是，目前存在的积层芯片(如图3所示)却会有下列问题产生其一，以往积层芯片30皆采水平堆栈内埋线圈的方式，而此种水平堆栈方式在增加印刷电路的层数时，也会造成积层芯片垂直方向高度的增加，更致使电路板的厚度必须相对增厚，不符合一般手机、PDA等高精密产品的低厚度需求；其二，以往积层芯片30皆采水平堆栈内埋线圈的方式，由于其内部每一层线圈对端电极都有杂散电容(C)存在，造成电感的性能下降，而不能用在高频率的领域；以上问题已经是现今改良业者最重要的竞争特色，而上述原因也是本技术创作人的主要研发动机。因此，本技术创作人乃针对积层芯片深入构思更具创意及功效的改良，以期再度提升微型积层芯片的效能、降低杂散电容量、及组装空间节省性；并在历经多次研发、试作后，终于创作出一种印刷层数多、效能高、改善积层电感内部杂散电容的积层芯片结构改良。
技术实现思路
本技术的第一项目的，在于提供一种印刷层数多的积层芯片结构改良，本技术是在陶瓷内埋入垂直积层的薄片状银制线圈(内电极)，借此，以往容易产生的电容寄生效应、杂散电容量也能运用垂直积层的银制线圈予以降低或排除。本技术的第二项目的，在于提供一种低杂散电容量的积层芯片结构改良，本技术采用垂直积层的薄片状银制线圈(内电极)，而垂直积层银制线圈的方式使得环境电容量干扰降低或排除且加宽作用频宽的范围。本技术的第三项目的，在于提供一种不增加电路板厚度的积层芯片结构改良，本技术利用垂直积层方式可以较容易增加层数，其层数增加仅会增加水平方向的空间(不占用垂直方向的空间)，故本技术的层数增加不会增加电路板厚度。有关本技术创作为达成上述目的、所采用的技术，手段及其它功效，兹列举一较佳可实施例并配合图式详细说明如后，相信本技术创作的目的、特征及其它优点，当可由之得一深入而具体的了解；首先请参阅图1所示，本技术的图1(透视图)中已明白展示出本技术详实的结构及组态特征，并清楚揭示本技术结构特色是在于一芯片本体10，其中间是以陶瓷12材质制成，在该陶瓷12二端一体烧结有银电极11； 数层银制线圈20，其呈薄片状，且各银制线圈20依序串连，该银制线圈20埋设在该芯片本体10的陶瓷12内，并运用最外侧的接头21埋设连接于该芯片本体10的二端银电极11内，该银制线圈20薄片在该陶瓷12内呈垂直状积层排列；借此，以往容易产生的电容寄生效应、杂散电容量也能运用垂直积层的银制线圈20予以降低或排除；以上所述，即为本技术各相关组件的相互关系位置及其构造的概述。附图说明图1是本技术积层芯片结构的立体透视图；图2(a)是本技术积层芯片结构的杂散电容量示意图；图2(b)是串连杂散电容；图3(a)是公知式的积层芯片结构的杂散电容量示意图；图3(b)是串连杂散电容。具体实施方式为了清楚说明本技术的作动方式与功效，再请配合参阅图1所示本技术在该陶瓷12内埋入垂直积层的薄片状银制线圈20(又称内电极)，借由银制线圈20垂直积层的方式较容易增加层数，该银制线圈20的层数增加仅会增加芯片本体10水平方向的占用空间，不会让芯片本体10厚度变得更厚(不会增加电路板厚度)，故本技术在提升效能的同时也较能符合轻薄电子精密器材的要求(例如十分重视厚度的手机、PDA)，而垂直积层银制线圈20的层数增加也就不会造成制造厂商的难题；本技术确实是一种可以提升运作效能、印刷层数多、效能高、改善积层电感内部杂散电容的积层芯片结构改良。另一方面，请特别参阅图2的本技术杂散电容量示意图，由于本技术是在该陶瓷12内埋入垂直积层的薄片状银制线圈20，本体部分与电极间相差90度(垂直)，而不会产生杂散电容(C)；而传统结构在中间本体部分与银电极因平行会产生相当大的串联杂散电容(C)，故本技术确实具有较传统产品更低的杂散电容量，也因此可适用于高频率的领域。综上所述，本技术的创新结构是在陶瓷内埋入垂直积层的薄片状银制线圈(内电极)，并且该银制线圈利用二端的银电极向外导通；借此，以往容易产生的电容寄生效应、杂散电容量也能运用垂直积层的银制线圈予以降低或排除，所以本技术的『具有产业的可利用性』应已毋庸置疑，除此之外，在本技术申请之前并未曾见于诸刊物，亦未曾被公开使用，故本技术已符合专利法规，依法提出新型专利的申请，祈请惠予审查并早日赐准专利，实感德便。权利要求1.一种积层芯片结构改良，其特征在于，包括有一芯片本体，其主要是以陶瓷材质制成，在该陶瓷外端一体烧结有银电极；数层银制线圈，其呈薄片状，且各银制线圈依序串连，该银制线圈埋设在该芯片本体的陶瓷内，并运用最外侧的接头埋设连接于该芯片本体的银电极，该银制线圈薄片在该陶瓷内呈垂直状积层排列。2.如权利要求1所述的积层芯片结构改良，其特征在于，所述该银制线圈的形状呈矩形。专利摘要本技术是积层芯片结构改良，提供一种印刷层数多、效能高、改善积层电感内部杂散电容的积层芯片结构改良，本技术是在芯片本体的陶瓷内埋入垂直的薄片状银制线圈(内电极)，且该银制线圈利用二端的银电极向外导通；借此，以往容易产生的电容寄生效应、杂散电容量也能运用垂直积层的银制线圈予以降低或排除。文档编号H05K1/16GK2788317SQ20042012195公开日2006年6月14日 申请日期2004年12月30日 优先权日2004年12月30日专利技术者黄其集 申请人:钰铠科技股份有限公司本文档来自技高网...

【技术保护点】
一种积层芯片结构改良，其特征在于，包括有：　　　　一芯片本体，其主要是以陶瓷材质制成，在该陶瓷外端一体烧结有银电极；　　　　数层银制线圈，其呈薄片状，且各银制线圈依序串连，该银制线圈埋设在该芯片本体的陶瓷内，并运用最外侧的接头埋设连接于该芯片本体的银电极，该银制线圈薄片在该陶瓷内呈垂直状积层排列。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄其集，
申请(专利权)人：钰铠科技股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]