一种具有沟槽栅极的半导体器件及其形成方法技术

本申请提供一种具有沟槽栅极的半导体器件及其形成方法，所述半导体器件包括：半导体衬底，所述半导体衬底包括第一表面和第二表面，所述半导体衬底的第一表面形成有外延层，所述外延层中形成有沟槽栅极，所述沟槽栅极两侧的外延层中形成有源区；隔离结构，位于所述半导体衬底的第二表面且位于所述沟槽栅极两侧的半导体衬底中；漏极金属，位于所述半导体衬底的第二表面，所述源区、沟槽栅极和漏极金属构成所述半导体器件的MOSFET结构。本申请提供一种具有沟槽栅极的半导体器件及其形成方法，可以防止相邻沟槽栅极之间的漏电流，控制电场以及电子路径，提高器件可靠性。提高器件可靠性。提高器件可靠性。

【技术实现步骤摘要】
一种具有沟槽栅极的半导体器件及其形成方法


[0001]本申请涉及半导体
，尤其涉及一种具有沟槽栅极的半导体器件及其形成方法。

技术介绍

[0002]具有沟槽栅极结构的碳化硅器件(S i C MOSFET w i th trench gate)是一种区别于传统硅衬底和水平沟道的半导体器件。然而目前这种具有沟槽栅极结构的碳化硅器件的结构仍然存在缺陷，导致器件性能和可靠性得不到保证。
[0003]因此，有必要提供更有效、更可靠的技术方案。

技术实现思路

[0004]本申请提供一种具有沟槽栅极的半导体器件及其形成方法，可以提高器件可靠性。
[0005]本申请的一个方面提供一种具有沟槽栅极的半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一表面和第二表面，所述半导体衬底的第一表面形成有外延层，所述外延层中形成有沟槽栅极，所述沟槽栅极两侧的外延层中形成有源区；在所述半导体衬底的第二表面形成位于所述沟槽栅极两侧的半导体衬底中的隔离沟槽；在所述隔离沟槽中形成隔离结构；在所述半导体衬底的第二表面形成漏极金属，所述源区、沟槽栅极和漏极金属构成所述半导体器件的MOSFET结构。
[0006]在本申请的一些实施例中，所述隔离沟槽贯穿所述半导体衬底暴露所述外延层。
[0007]在本申请的一些实施例中，所述隔离沟槽不贯穿所述半导体衬底，在所述隔离沟槽中形成隔离结构之前，还包括：在所述隔离沟槽底部的半导体衬底中形成分散区，所述分散区一端连接所述隔离沟槽底部，另一端连接所述外延层。
[0008]在本申请的一些实施例中，在所述隔离沟槽底部的半导体衬底中形成分散区的方法包括离子注入工艺。
[0009]在本申请的一些实施例中，所述分散区的离子注入类型与所述半导体衬底的掺杂类型相反。
[0010]在本申请的一些实施例中，所述隔离沟槽的深度为所述半导体衬底的厚度的20％至40％，所述分散区的厚度为所述半导体衬底的厚度的20％至40％。
[0011]在本申请的一些实施例中，所述隔离结构的材料包括绝缘材料。
[0012]在本申请的一些实施例中，所述隔离结构的材料包括A I SG。
[0013]在本申请的一些实施例中，所述沟槽栅极延伸至所述隔离结构之间的半导体衬底中。
[0014]本申请的另一个方面还提供一种具有沟槽栅极的半导体器件，包括：半导体衬底，所述半导体衬底包括第一表面和第二表面，所述半导体衬底的第一表面形成有外延层，所述外延层中形成有沟槽栅极，所述沟槽栅极两侧的外延层中形成有源区；隔离结构，位于所
述半导体衬底的第二表面且位于所述沟槽栅极两侧的半导体衬底中；漏极金属，位于所述半导体衬底的第二表面，所述源区、沟槽栅极和漏极金属构成所述半导体器件的MOSFET结构。
[0015]在本申请的一些实施例中，所述隔离结构贯穿所述半导体衬底连接所述外延层。
[0016]在本申请的一些实施例中，所述隔离结构不贯穿所述半导体衬底，所述隔离结构底部的半导体衬底中形成有分散区，所述分散区一端连接所述隔离结构底部，另一端连接所述外延层。
[0017]在本申请的一些实施例中，所述分散区的离子注入类型与所述半导体衬底的掺杂类型相反。
[0018]在本申请的一些实施例中，所述隔离结构的深度为所述半导体衬底的厚度的20％至40％，所述分散区的厚度为所述半导体衬底的厚度的20％至40％。
[0019]在本申请的一些实施例中，所述隔离结构的材料包括绝缘材料。
[0020]在本申请的一些实施例中，所述隔离结构的材料包括A I SG。
[0021]在本申请的一些实施例中，所述沟槽栅极延伸至所述隔离结构之间的半导体衬底中。
[0022]本申请提供一种具有沟槽栅极的半导体器件及其形成方法，在半导体衬底的第二表面形成隔离结构，利用所述隔离结构隔离相邻的沟槽栅极，尤其是沟槽栅极的底部，可以防止相邻沟槽栅极之间的漏电流，控制电场以及电子路径，提高器件可靠性。
附图说明
[0023]以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的专利技术意图。应当理解，附图未按比例绘制。
[0024]其中：
[0025]图1至图5为本申请实施例所述的具有沟槽栅极的半导体器件的形成方法中各步骤的结构示意图。
具体实施方式
[0026]以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
[0027]下面结合实施例和附图对本专利技术技术方案进行详细说明。
[0028]目前的具有沟槽栅极的半导体器件的沟槽栅极底部尤其是沟槽栅极底部拐角处容易出现漏电流，引起相邻沟槽栅极之间的电流串扰，并且电子在沟道中的路径不被控制，降低器件可靠性。
[0029]针对上述问题，本申请提供一种具有沟槽栅极的半导体器件及其形成方法，在半
导体衬底的第二表面形成隔离结构，利用所述隔离结构隔离相邻的沟槽栅极，尤其是沟槽栅极的底部，可以防止相邻沟槽栅极之间的漏电流，控制电场以及电子路径，提高器件可靠性。
[0030]图1至图5为本申请实施例所述的具有沟槽栅极的半导体器件的形成方法中各步骤的结构示意图。下面结合附图对本申请实施例所述的具有沟槽栅极的半导体器件的形成方法进行详细说明。
[0031]参考图1所示，提供半导体衬底100，所述半导体衬底100包括第一表面和第二表面，所述半导体衬底100的第一表面形成有外延层110，所述外延层110中形成有沟槽栅极120，所述沟槽栅极120两侧的外延层110中形成有源区130。
[0032]在本申请的一些实施例中，本申请所述的半导体器件例如为一种具有沟槽栅极的碳化硅器件(S i C MOSFET wi th trench gate)。因此所述半导体衬底100的材料为碳化硅。所述第一表面和第二表面为所述半导体衬底100相对的两面。然而需要说明的是，本申请仅是以具有沟槽栅极的半导体器件作为示范，实际上，本申请的半导体器件也可以是平面MOSFET。
[0033]在本申请的一些实施例中，所述半导体衬底100可以被掺杂。如图1所示，所述半导体衬底100中可以形成有高浓度掺杂区101和低浓度掺杂区102。其中，所述高浓度掺杂区101和低浓度掺杂区102的掺杂类型可以根据要形成的器件类型设置。所述高浓度掺杂区101和低浓度掺杂区102的掺杂类型例如为N型。所述高浓度掺杂区101的掺杂浓度高于所述低浓度掺本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有沟槽栅极的半导体器件的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底包括第一表面和第二表面，所述半导体衬底的第一表面形成有外延层，所述外延层中形成有沟槽栅极，所述沟槽栅极两侧的外延层中形成有源区；在所述半导体衬底的第二表面形成位于所述沟槽栅极两侧的半导体衬底中的隔离沟槽；在所述隔离沟槽中形成隔离结构；在所述半导体衬底的第二表面形成漏极金属，所述源区、沟槽栅极和漏极金属构成所述半导体器件的MOSFET结构。2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离沟槽贯穿所述半导体衬底暴露所述外延层。3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离沟槽不贯穿所述半导体衬底，在所述隔离沟槽中形成隔离结构之前，还包括：在所述隔离沟槽底部的半导体衬底中形成分散区，所述分散区一端连接所述隔离沟槽底部，另一端连接所述外延层。4.如权利要求3所述的半导体器件的形成方法，其特征在于，在所述隔离沟槽底部的半导体衬底中形成分散区的方法包括离子注入工艺。5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述分散区的离子注入类型与所述半导体衬底的掺杂类型相反。6.如权利要求3所述的半导体器件的形成方法，其特征在于，所述隔离沟槽的深度为所述半导体衬底的厚度的20％至40％，所述分散区的厚度为所述半导体衬底的厚度的20％至40％。7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离结构的材料包括绝缘材料。8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述隔离结构的材料包括AIS...

【专利技术属性】
技术研发人员：三重野文健，周永昌，
申请(专利权)人：飞锃半导体上海有限公司，
类型：发明
国别省市：