具有基于自调节电容耦合的读写辅助的存储器结构制造技术

本发明专利技术涉及具有基于自调节电容耦合的读写辅助的存储器结构，揭示一存储器结构，该存储器结构包括位于升压线(VBL)间并与其平行的字线(WL)及单元供电线(CSL)。依据需要读辅助或写辅助，VBL启动对相邻的WL及/或CSL的基于电容耦合的升压。在读操作期间，可对选定行的所有VBL充电，以与WL及CSL形成耦合电容，从而对字线电压(Vwl)及单元供应电压(Vcs)升压，以供读辅助。在写操作期间，可对与选定行的WL相邻的一VBL充电，以仅与WL形成耦合电容，从而对Vwl升压，以供写辅助。通过对结构中的VBL充电而形成的耦合电容是自调节，因为随着行的长度增加，潜在耦合电容也增加。潜在耦合电容也增加。潜在耦合电容也增加。

【技术实现步骤摘要】
具有基于自调节电容耦合的读写辅助的存储器结构


[0001]本专利技术涉及存储器电路，尤其涉及具有基于电容耦合的读写辅助的存储器结构的实施例。

技术介绍

[0002]在目前的集成电路设计中考虑的关键因素包括但不限于性能、功率缩放(power scaling)、以及尺寸缩放。不过，通常情况下，对这些因素的其中一个的改进可导致其它因素的其中一个或多个的不利权衡(undesirable trade
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off)。例如，在单轨存储器结构(例如单轨静态随机访问存储器(SRAM)结构)中，可使用正电源(Vdd)为整个存储器结构供电。也就是说，同一Vdd可用于为存储器阵列内的存储器单元供电，用于在读写操作期间对与该阵列内的存储器单元连接的字线充电等。降低该Vdd电平导致功耗及泄漏功率的相应减少。不幸的是，降低该Vdd电平也负面影响性能，更具体地说，使该存储器结构更容易发生读失败及写失败。

技术实现思路

[0003]鉴于上述，本文中揭示具有基于自调节电容耦合的升压以供读写辅助的存储器结构实施例。在各实施例中，针对阵列中的存储器单元行的字线(wordline；WL)及单元供电线(cell supply line；CSL)分别位于升压线(voltage boost line；VBL)之间并与其平行。依据需要读辅助还是写辅助，这些VBL启动对相邻的WL及/或CSL的基于电容耦合的升压。例如，在读操作期间，可对选定行的所有VBL充电，以与该WL及该CSL形成耦合电容，从而对字线电压(Vwl)及单元供应电压(Vcs)升压，以供读辅助。在写操作期间，可对与选定行的WL相邻的一条VBL充电，以仅与该WL形成耦合电容，从而对字线电压(Vwl)升压，以供写辅助。在一些实施例中，各行可具有对应的CSL及升压电路。在其它实施例中，相邻行可共用同一CSL及升压电路，以最小化任意尺寸增加。在任何情况下，通过对与WL或CSL相邻的VBL充电而形成的耦合电容不是固定的。相反，它是自调节的。也就是说，随着各行中的存储器单元的数目增加(也就是，随着列数增加)，该VBL、该WL以及该CSL的长度也增加，因此，通过对该VBL充电而形成的任意耦合电容也增加。
[0004]本文中揭示存储器结构的各种实施例。各实施例可包括在同一后端工艺(back end of the line；BEOL)金属层级内的多条平行导线。这些平行导线可包括第一升压线(VBL)、字线(WL)、第二VBL、单元供电线(CSL)、以及第三VBL。该WL及该CSL都可与存储器阵列内的一行存储器单元中的所有存储器单元连接。该WL可位于该第一VBL与该第二VBL之间并与它们平行。该CSL可位于该第二VBL与该第三VBL之间并与它们平行。各实施例还可包括与该第一VBL、该WL、该第二VBL、以及该第三VBL连接的升压电路。
[0005]在一些实施例中，各行可具有对应的CSL及升压电路。不过，在其它实施例中，该CSL及该升压电路可在一对相邻行之间共用。例如，该存储器结构的一些实施例可包括在同一后端工艺(BEOL)金属层级内的多条平行导电线。这些平行导线可包括第一VBL、第一WL、
第二VBL、共用CSL、第三VBL、第二WL、以及第四VBL。该第一WL与该共用CSL都可与存储器阵列内的第一行存储器单元中的所有存储器单元连接。该第二WL及该共用CSL都可与该存储器阵列内与该第一行相邻的第二行存储器单元中的所有存储器单元连接。此外，该第一WL可位于该第一VBL与该第二VBL之间并与它们平行。该单元供电线可位于该第二VBL与该第三VBL之间并与它们平行。该第二WL可位于该第三VBL与该第四VBL之间并与它们平行。各实施例还可包括与该第一VBL、该第一WL、该第二VBL、该第三VBL、该第二WL、以及该第四VBL连接的升压电路。
[0006]在一些实施例中，该升压电路可具体为数字升压电路。该数字升压电路(尤其其中所包括的逻辑门)的配置可例如依据相邻行之间是否共用该CSL及升压电路而变化。
附图说明
[0007]通过参照附图自下面的详细说明将更好地理解本专利技术，该些附图并不一定按比例绘制，且其中：
[0008]图1A显示具有基于自调节电容耦合的升压以供读写辅助的存储器结构的实施例的示意图；
[0009]图1B显示在图1A的存储器结构中的一列存储器单元中的示例存储器单元的示意图；
[0010]图1C显示与图1A的存储器结构中的一行存储器单元关联的升压电路的示意图；
[0011]图2A显示具有基于自调节电容耦合的升压以供读写辅助的存储器结构的另一个实施例的示意图；
[0012]图2B显示在图2A的存储器结构中的一列存储器单元中的示例的一对相邻存储器单元的示意图；
[0013]图2C显示与图2A的存储器结构中的相邻的存储器单元行关联的升压电路的示意图；
[0014]图3A及3B显示在所揭示的具有较小列数的存储器结构中，分别在读和写操作期间，在字线(WL)上、在单元供电线(CSL)上、以及在三条升压线(VBL)上的电压电平图；以及
[0015]图4A及4B显示在所揭示的具有较大列数的存储器结构中，分别在读和写操作期间，在字线(WL)上、在单元供电线(CSL)上、以及在三条升压线(VBL)上的电压电平图。
具体实施方式
[0016]如上所述，在目前的集成电路设计中考虑的关键因素包括但不限于性能、功率缩放、以及尺寸缩放。不过，通常情况下，对这些因素的其中一个的改进可导致其它因素的其中一个或多个的不利权衡。例如，在单轨存储器结构(例如单轨静态随机访问存储器(SRAM)结构)中，可使用正电源(Vdd)为整个存储器结构供电。也就是说，同一Vdd可用于为存储器阵列内的存储器单元供电，用于在读写操作期间对与该存储器单元连接的字线充电等。降低该Vdd电平导致功耗及泄漏功率的相应减少。不幸的是，降低该Vdd电平也负面影响性能，更具体地说，使该存储器结构更容易发生读失败及写失败。
[0017]当使用低或超低Vdd为存储器结构供电时，用于最小化读失败及写失败的技术包括依据操作在字线及/或单元供电线上升压。例如，在读操作及/或写操作期间，可将与选定
存储器单元连接的字线上的字线电压充电至Vdd，接着从Vdd升压至Vdd+，以提高该操作的速度。作为附加或替代，在读操作期间，可将与该选定存储器单元连接的单元供电线(CSL)上的单元供应电压从Vdd升压至Vdd+。这些技术通常采用升压装置(例如，基于P型场效应晶体管的装置)，其与各字线(WL)连接，并且若适用，与阵列中的各单元供电线(CSL)连接，且经配置以响应控制信号而向这些线提供固定的耦合电容量。然而，若在各该行中包括太多存储器单元(也就是，若在该阵列中有太多列)而使该些线较长，则该固定的耦合电容量可能不足以在该些线的整个长度上(尤其是位于该升压装置的远侧的该些线的末端)获得所需的升压。一种提议的解决方案是使用可编程升压装置，以基于在该存储器阵列中包括的最终列数，将耦合电容量本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器结构，其特征在于，包括：第一升压线；字线；第二升压线，其中，该字线位于该第一升压线与该第二升压线间并与该第一升压线和该第二升压线平行；单元供电线；以及第三升压线，其中，该单元供电线位于该第二升压线与该第三升压线间并与该第二升压线和该第三升压线平行。2.如权利要求1所述的存储器结构，其特征在于，还包括：一行存储器单元，其中，该行中的各存储器单元与该字线及该单元供电线连接，以及其中，该第一升压线、该第二升压线、以及该第三升压线延伸该行的长度。3.如权利要求2所述的存储器结构，其特征在于，该存储器单元包括静态随机访问存储器单元。4.如权利要求1所述的存储器结构，其特征在于，还包括：升压电路，与该第一升压线、该字线、该第二升压线、以及该第三升压线连接，其中，该升压电路经配置以接收标示读取模式及写入模式的其中之一的模式选择信号。5.如权利要求4所述的存储器结构，其特征在于，该升压电路经配置以使得，当该字线上的字线电压切换至正供应电压电平且该模式选择信号标示该读取模式时，该第一升压线、该第二升压线、以及该第三升压线被充电，以在该字线与该第一升压线及该第二升压线间形成耦合电容，从而将该字线上的该字线电压增加至该正供应电压电平以上，并在该单元供电线与该第二升压线及该第三升压线间形成耦合电容，从而将该单元供电线上的单元供应电压增加至该正供应电压电平以上。6.如权利要求4所述的存储器结构，其特征在于，该升压电路经配置以使得，当该字线上的字线电压切换至正供应电压电平且该模式选择信号标示该写入模式时，该第一升压线被充电，以在该字线与该第一升压线间形成耦合电容，从而将该字线上的该字线电压增加至该正供应电压电平以上，而不增加该单元供电线上的单元供应电压。7.如权利要求4所述的存储器结构，其特征在于，该升压电路经配置以使得，当该字线上的字线电压低于正供应电压电平时，该升压电路不对该第一升压线、该第二升压线及该第三升压线充电。8.一种存储器结构，其特征在于，包括：第一升压线；第一字线；第二升压线，其中，该第一字线位于该第一升压线与该第二升压线间并与该第一升压线和该第二升压线平行；单元供电线；第三升压线，其中，该单元供电线位于该第二升压线与该第三升压线间并与该第二升压线和该第三升压线平行；第二字线；以及第四升压线，其中，该第二字线位于该第三升压线与该第四升压线间并与该第三升压
线和该第四升压线平行。9.如权利要求8所述的存储器结构，其特征在于，还包括多行的存储器单元，其中，该多行包括：第一行的存储器单元，其中，该第一行中的各存储器单元与该第一字线及该单元供电线连接；以及第二行的存储器单元，与该第一行相邻，其中，该第二行中的各存储器单元与该第二字线及该单元供电线连接，其中，该第一升压线、该第二升压线、该第三升压线、以及该第四升压线延伸该些行的长度。10.如权利要求9所述的存储器结构，其特征在于，该存储器单元包括静态随机访问存储器单元。11.如权利要求8所述的存储器结构，其特征在于，还包括：升压电路，与该第一升压线、该第一字线、该第二升压线、该第三升压线、该第二字线、以及该第四升压线连接，其中，该升压电路经配置以接收标示读取模式及写入模式的其中之一的模式选择信号。12.如权利要求11所述的存储器结构，其特征在于，该升压电路经配置以使得，当该字线上的第一字线电压切换至正供应电压电平且该模式选择信号标示该读取模式时，该第一升压线、该第二升压线、以及该第三升压线被充电，以在该第一字线与该第一升压线及该第二升压线间形成耦合电容，从而将该第一字线上的该第一字线电压增加至该正供应电压电平以上，并在该单元供电线与该第二升压线及该第三升压线间形成耦合电容，从而将该单元供电线上的单元供应电压增加至该正供应电压电平以上，以及其中，该升压电路经配置以使得，当该字线上的该第一字线电压切换至该正供应电压电平且该模式选择信号标示该写入模式时，该第一升压线被充电，以在该第一字线与该第一升压线间形成耦合电容，从而将该第一字线上的该第一字线电压增加至该正供应电压电平以上，而不增加该单元供电线上的该单元供应电压。13.如权利要求11所述的存储器结构，其特征在于，该升压电路经配置以使得，当该第二字线上的第二字线电压切换至正供应电压电平且该模式选择信号标示该读取模式时，该第四升压线、该第二升压线、以及该第三升压线被充电，以在该第二字线与该第四升压线及该第三升压线间形成耦合电容，从而将该第二字线上的该第二字线电压增加至该正供应电压电平以上，并在该单元供电线与该第二升压线及该第三升压线间形成耦合电容，从而将该单元供电线上的单元供应电压增加至该正供应电压电平以上；以及其中，该升压电路经配置以使得，当该第二字线上的该第二字线电压切换至该正供应电压电平且该模式选择信号标示该写入模式时，该第四升压线被充电，以在该第二字线与该第四升压线间形成耦合电容，从而将该第一字线上的该第二字线电压增加至该正供应电压电平以上，而不增加该单元供应电压。14.如权利要求11所述的存储器结构，其特征...

【专利技术属性】
技术研发人员：维韦克，
申请(专利权)人：格芯美国集成电路科技有限公司，
类型：发明
国别省市：