面向连续多位纠错码存储器的读写机制设计方法技术

本申请涉及一种面向连续多位纠错码存储器的读写机制设计方法。所述方法包括：在多位纠错码存储器进行读操作时，读出的数据经过解码器解码后判断是否出错，如果没有出错则直接输出数据，有错误发生则进行重新读取多位纠错码存储器内数据进行错误定位及纠错，在写操作的过程中，编码器设计成数据交织排列计算的方式对需要写入的数据进行编码操作后写入多位纠错码存储器进行存储，并且同时更新垂直校验码，将写操作前的读取数据与写入转换成一拍进行操作，在时钟上升沿的时候完成数据的读操作，经过计算后在时钟的下降沿将数据写入多位纠错码存储器的存储单元。采用本方法能够提高多位纠错码存储器读写准确率。多位纠错码存储器读写准确率。多位纠错码存储器读写准确率。

【技术实现步骤摘要】
面向连续多位纠错码存储器的读写机制设计方法


[0001]本申请涉及静态随机存取存储器
，特别是涉及一种面向连续多位纠错码存储器的读写机制设计方法、计算机设备及计算机介质。

技术介绍

[0002]静态随机存取存储器(Static Random
‑
Access Memory，SRAM)，由于其具有高读写速率和低功耗的优势作为高速缓存被广泛应用，在多核微处理器中占据重要的位置。在40nm或更深的工艺下，片上SRAM的容量可达数十兆比特，然而大容量SRAM是辐照敏感的薄弱环节，当高能粒子轰击存储电路时，在其轨迹上沉积的电荷被敏感节点收集，导致电路的逻辑状态发生翻转，因此对存储器进行加固是保证芯片软错误率指标首先必须解决的问题。
[0003]然而，目前现有的纠错码存储器主要针对纠一位错，其读写机制则为读和写都分别需要一拍的时钟周期，如果是纠多位错通常会采用BCH码，这个时候所需要的时序和面积的开销巨大，需要提出一种能够提高存储器读写效率的方法

技术实现思路

[0004]基于此，有必要针对上述技术问题，提供一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种面向连续多位纠错码存储器的读写机制设计方法，其特征在于，所述方法包括：构建多位纠错码存储器；所述多位纠错码存储器包括存储阵列、水平纠错码阵列、垂直纠错码阵列、编码器和解码器；在多位纠错码存储器进行读操作时，读出的数据经过解码器解码后判断是否出错，如果没有出错则直接输出数据，有错误发生则进行重新读取多位纠错码存储器内数据进行错误定位及纠错；在多位纠错码存储器进行写操作的过程中，编码器设计成数据交织排列计算的方式对需要写入的数据进行编码操作后写入多位纠错码存储器进行存储，并且同时更新垂直校验码；将写操作前的读取数据与写入转换成一拍进行操作，在时钟上升沿的时候完成数据的读操作，经过计算后在时钟的下降沿将数据写入多位纠错码存储器的存储单元。2.根据权利要求1所述的方法，其特征在于，在多位纠错码存储器进行读操作时，读出的数据经过解码器解码后判断是否出错，如果没有出错则直接输出数据，有错误发生则进行重新读取多位纠错码存储器内数据进行错误定位及纠错，包括：地址信号经过译码在到达多位纠错码存储器的同时对多位纠错码存储器发出读请求；利用多位纠错码存储器对所述地址信号对应地址的数据进行读取，且读出水平奇偶校验码，根据所述水平奇偶校验码和纠错码的计算单元，对多位纠错码存储器内存储的数据进行检错操作。3.根据权利要求2所述的方法，其特征在于，所述方法还包括：根据奇偶校验的结果判断所读的数据是否发生错误，如果没有发生错误，则直接将数据进行输出；如果发生了错误，则开启纠错的操作；检测到发生错误以后，从多位纠错码存储器中读取出存储阵列中的所有数据以及垂直奇偶校验码；将存储数据逐一与垂直奇偶校验码进行计算，得到错误位；根据所述错误位计算出现错误的距离，根据计算结果进行多位纠错码存储器的读操作。4.根据权利要求3所述的方法，其特征在于，根据所述错...

【专利技术属性】
技术研发人员：陈小文，陈政霖，鲁建壮，李晨，刘畅，张洋，曹壮，梁斌，刘必慰，胡春媚，刘汉燕，高文才，谢洋，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：