半导体装置及其制备方法制造方法及图纸

本发明专利技术提供一种半导体装置及其制备方法，在器件中加入负电容结构，实现了一种将逻辑器件与闪存结构在同一工艺平台制造的制备方法，具有设计和工艺简单，制造成本低的优点。本发明专利技术通过控制相应器件栅氧层和负电容介质层的厚度，控制嵌入式快闪存储器、逻辑核心器件及输入输出器件的等效负电容值的范围，可以使得所述嵌入式快闪存储器被控制工作在双稳态区域，从而实现稳定的闪存储存功能，所述逻辑核心器件和输入输出器件被控制工作在无迟滞态区域，从而实现逻辑器件功能。从而实现逻辑器件功能。从而实现逻辑器件功能。

【技术实现步骤摘要】
半导体装置及其制备方法


[0001]本专利技术属于半导体集成电路设计及制造领域，特别是涉及一种半导体装置及其制备方法。

技术介绍

[0002]快闪存储器(Flash Memory)是一种非挥发性存储集成电路，其主要特点是工作速度快、单元面积小、集成度高、可靠性好、可重复擦写10万次以上，数据可靠保持超过10年，快闪存储器(Flash Memory)逐渐成为了嵌入式系统中数据和程序最主要的载体。根据产生电流的载流子类型不同，FLASH基本单元可分为N沟道闪存(nFLASH)和P沟道闪存(pFLASH)。
[0003]由于嵌入式系统中，快闪存储器需要与逻辑电路集成以实现存储和读写功能，然而，由于快闪存储器需要与逻辑电路的工作电压和工作模式有较大的区别，现有的内嵌内存制程工艺的工序繁杂，内存和逻辑制程匹配程度较低，导致快闪存储器需要与逻辑电路的集成工艺设计难度较大，制备成本较高。
[0004]应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的
技术介绍
部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种半导体装置及其制备方法，用于解决现有技术中快闪存储器需要与逻辑电路的集成工艺设计难度较大的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种半导体装置的制备方法，所述制备方法包括：1)提供一基底，所述基底上形成有对应嵌入式快闪存储器的第一栅凹槽、对应逻辑核心器件的第二栅凹槽及对应输入输出器件的第三栅凹槽，所述第一栅凹槽、第二栅凹槽和第三栅凹槽的底部分别具有第一栅氧层、第二栅氧层和第三栅氧层，所述第二栅氧层的厚度小于所述第一栅氧层和所述第三栅氧层的厚度；2)于所述第一栅凹槽、第二栅凹槽和第三凹槽的底部和侧壁形成正电容介质层；3)于所述正电容介质层表面形成负电容介质层，位于所述第一栅凹槽和所述第二栅凹槽内的第一负电容介质层和第二负电容介质层的厚度小于位于所述第三栅凹槽内的第三负电容介质层的厚度；4)于所述第一栅凹槽、第二栅凹槽和第三栅凹槽中形成金属栅极。
[0007]可选地，所述正电容介质层的材料包括氧化硅、氮化硅、氧化锆及铪基高k介质层中的一种或两种以上的组合。
[0008]可选地，所述负电容介质层的材料包括铁电材料，所述铁电材料包括Pb(Zr
0.5
Ti
0.5
)O3、HfZrO
x
、SrBi2Ta2O9、BaTiO3和SrTiO3中的一种或两种以上的组合。
[0009]可选地，步骤1)中所述第一栅氧层、第二栅氧层和第三栅氧层通过沉积以控制其各自的厚度，且所述第一栅氧层与所述第三栅氧层的厚度相同且均大于所述第二栅氧层的厚度；或/及步骤2)中，所述第一栅凹槽、第二栅凹槽和第三凹槽的底部和侧壁形成的正电
容介质层为同时形成且具有相同的厚度；或/及步骤3)中所述第一负电容介质层、第二负电容介质层和第三负电容介质层通过沉积以控制其各自的厚度，且所述第一负电容介质层和第二负电容介质层的厚度相同且均小于位于所述第三栅凹槽内的第三负电容介质层的厚度。
[0010]可选地，通过原子层沉积工艺形成所述正电容介质层和所述负电容介质层。
[0011]可选地，通过控制所述第一栅氧层、第二栅氧层和第三栅氧层的厚度以及所述第一负电容介质层、第二负电容介质层和第三负电容介质层的厚度，控制嵌入式快闪存储器、逻辑核心器件及输入输出器件的等效负电容值的范围，其中，所述逻辑核心器件及输入输出器件的等效负电容值的范围为
‑
2C
MOS
<C
FE
<0，所述嵌入式快闪存储器的等效负电容值的范围为C
FE
<
‑
2C
MOS
，其中，C
FE
为负电容介质层的等效负电容值，C
MOS
为栅氧层和正电容介质层组合的等效正电容值。
[0012]可选地，所述嵌入式快闪存储器工作在双稳态区域，所述逻辑核心器件和输入输出器件工作在无迟滞态区域。
[0013]本专利技术还提供一种半导体装置，所述半导体装置包括：基底，所述基底上形成有对应嵌入式快闪存储器的第一栅凹槽、对应逻辑核心器件的第二栅凹槽及对应输入输出器件的第三栅凹槽，所述第一栅凹槽、第二栅凹槽和第三栅凹槽的底部分别具有第一栅氧层、第二栅氧层和第三栅氧层，所述第二栅氧层的厚度小于所述第一栅氧层和所述第三栅氧层的厚度；正电容介质层，形成于所述第一栅凹槽、第二栅凹槽和第三凹槽的底部和侧壁；负电容介质层，位于所述第一栅凹槽的所述第一负电容介质层和位于所述第二栅凹槽内的第二负电容介质层的厚度小于位于所述第三栅凹槽内的第三负电容介质层的厚度；金属栅极，形成于所述第一栅凹槽、第二栅凹槽和第三栅凹槽中。
[0014]可选地，所述正电容介质层的材料包括氧化硅、氮化硅、氧化锆及铪基高k介质层中的一种或两种以上的组合。
[0015]可选地，所述负电容介质层的材料包括铁电材料，所述铁电材料包括Pb(Zr
0.5
Ti
0.5
)O3、HfZrO
x
、SrBi2Ta2O9、BaTiO3和SrTiO3中的一种或两种以上的组合。
[0016]可选地，通过控制所述第一栅氧层、第二栅氧层和第三栅氧层的厚度以及所述第一负电容介质层、第二负电容介质层和第三负电容介质层的厚度，控制嵌入式快闪存储器、逻辑核心器件及输入输出器件的等效负电容值的范围，其中，所述逻辑核心器件及输入输出器件的等效负电容值的范围为
‑
2C
MOS
<C
FE
<0，所述嵌入式快闪存储器的等效负电容值的范围为C
FE
<
‑
2C
MOS
，其中，C
FE
为负电容介质层的等效负电容值，C
MOS
为栅氧层和正电容介质层组合的等效正电容值。
[0017]可选地，所述嵌入式快闪存储器工作在双稳态区域，所述逻辑核心器件和输入输出器件工作在无迟滞态区域。
[0018]如上所述，本专利技术的半导体装置及其制备方法，具有以下有益效果：
[0019]本专利技术在器件中加入负电容结构，实现了一种将逻辑器件与闪存结构在同一工艺平台制造的制备方法，具有设计和工艺简单，制造成本低的优点。
[0020]本专利技术通过控制相应器件栅氧层和负电容介质层的厚度，控制嵌入式快闪存储器、逻辑核心器件及输入输出器件的等效负电容值的范围，其中，所述逻辑核心器件及输入输出器件的等效负电容值的范围为
‑
2C
MOS
<C
FE
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【技术保护点】

【技术特征摘要】
1.一种半导体装置的制备方法，其特征在于，所述制备方法包括：1)提供一基底，所述基底上形成有对应嵌入式快闪存储器的第一栅凹槽、对应逻辑核心器件的第二栅凹槽及对应输入输出器件的第三栅凹槽，所述第一栅凹槽、第二栅凹槽和第三栅凹槽的底部分别具有第一栅氧层、第二栅氧层和第三栅氧层，所述第二栅氧层的厚度小于所述第一栅氧层和所述第三栅氧层的厚度；2)于所述第一栅凹槽、第二栅凹槽和第三凹槽的底部和侧壁形成正电容介质层；3)于所述正电容介质层表面形成负电容介质层，位于所述第一栅凹槽和所述第二栅凹槽内的第一负电容介质层和第二负电容介质层的厚度小于位于所述第三栅凹槽内的第三负电容介质层的厚度；4)于所述第一栅凹槽、第二栅凹槽和第三栅凹槽中形成金属栅极。2.根据权利要求1所述的半导体装置的制备方法，其特征在于：所述正电容介质层的材料包括氧化硅、氮化硅、氧化锆及铪基高k介质层中的一种或两种以上的组合。3.根据权利要求1所述的半导体装置的制备方法，其特征在于：所述负电容介质层的材料包括铁电材料，所述铁电材料包括Pb(Zr
0.5
Ti
0.5
)O3、HfZrO
x
、SrBi2Ta2O9、BaTiO3和SrTiO3中的一种或两种以上的组合。4.根据权利要求1所述的半导体装置的制备方法，其特征在于：步骤1)中所述第一栅氧层、第二栅氧层和第三栅氧层通过沉积以控制其各自的厚度，通过且所述第一栅氧层与所述第三栅氧层的厚度相同且均大于所述第二栅氧层的厚度；或/及步骤2)中，所述第一栅凹槽、第二栅凹槽和第三凹槽的底部和侧壁形成的正电容介质层为同时形成且具有相同的厚度；或/及步骤3)中所述第一负电容介质层、第二负电容介质层和第三负电容介质层通过沉积以控制其各自的厚度，且所述第一负电容介质层和第二负电容介质层的厚度相同且均小于位于所述第三栅凹槽内的第三负电容介质层的厚度。5.根据权利要求1～4任意一项所述的半导体装置的制备方法，其特征在于：通过控制所述第一栅氧层、第二栅氧层和第三栅氧层的厚度以及所述第一负电容介质层、第二负电容介质层和第三负电容介质层的厚度，控制嵌入式快闪存储器、逻辑核心器件及输入输出器件的等效负电容值的范围，其中，所述逻辑核心器件及输入输出器件的等效负电容值的范围为
‑
2C
MOS
<C
FE
<0，所述嵌入式快闪存储器的等效负电容值的范围为C
FE
<
‑
2C
MOS
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【专利技术属性】
技术研发人员：李仁雄，黄俊，丁琦，彭路露，宁宁，
申请(专利权)人：联合微电子中心有限责任公司，
类型：发明
国别省市：