一种适用于交叉阵列防串扰的存储器及其制作方法技术

本发明专利技术提出一种适用于交叉阵列防串扰的存储器及其制作方法，其从下至上依次包括：基板、底电极、铪锆基氧化物、金属、铪锆基氧化物和上电极。所述基板作为器件的硬支撑层；所述底电极和上电极作为器件信号的读写端；所述铪锆基氧化物、金属、铪锆基氧化物组成的三明治结构用于信息存储及防串扰功能的实现。本发明专利技术采用铪基氧化替代钙钛矿材料，有利于在高密度集成的超薄介质中获得铁电功能，并实现高密度交叉阵列的防串扰。交叉阵列的防串扰。交叉阵列的防串扰。

【技术实现步骤摘要】
一种适用于交叉阵列防串扰的存储器及其制作方法


[0001]本专利技术属于微电子器件
，尤其涉及一种适用于交叉阵列防串扰的存储器及其制作方法。

技术介绍

[0002]不断缩小器件尺寸以满足高密度集成并提升存储容量是存储器永恒的追求。传统铁电存储器使用钙钛矿结构的材料作为存储介质，但其随着膜厚减薄铁电性能变差，这对高密度集成提出严峻挑战。此外，高密度存储采用的交叉阵列中存在串扰问题，严重影响存储信息读取的可靠性。在超薄膜厚下具有良好铁电性能且器件具有良好的非线性度来抑制串扰，是高密度铁电存储的现实需求。

技术实现思路

[0003]针对现有技术存在的缺陷和不足，本专利技术的目的在于提供一种适用于交叉阵列防串扰的存储器及其制作方法，由于铪锆基氧化物在低维度下仍具有良好铁电特性，使用其作为存储介质，可以满足高密度集成下的可靠存储。在器件内部整合互补开关功能有利于抑制交叉存储阵列中遇到的串扰，提高器件读取的可靠性。
[0004]本专利技术采用铪锆氧基氧化物作为存储介质并将互补型电阻开关特性融入器件中，在保证铁电性能的同时提升器件非线性度，有利于铁电存储的高密度集成并抑制串扰。
[0005]其从下至上依次包括：基板、底电极、铪锆基氧化物、金属、铪锆基氧化物和上电极。所述基板作为器件的硬支撑层；所述底电极和上电极作为器件信号的读写端；所述铪锆基氧化物、金属、铪锆基氧化物组成的三明治结构用于信息存储及防串扰功能的实现。本专利技术采用铪基氧化替代钙钛矿材料，有利于在高密度集成的超薄介质中获得铁电功能，并实现高密度交叉阵列的防串扰。
[0006]本专利技术具体采用以下技术方案：一种适用于交叉阵列防串扰的存储器，其特征在于：从下至上依次包括：基板、底电极、铪锆基氧化物、金属、铪锆基氧化物和上电极；所述基板作为器件支撑层；所述底电极和上电极作为器件信号的读写端；所述铪锆基氧化物/金属/铪锆基氧化物组成三明治结构并夹在底电极和上电极之间，用于信息存储及防串扰功能的实现。
[0007]进一步地，所述底电极和上电极为金属、金属合金、导电金属化合物或半导体。
[0008]进一步地，所述金属为Au、Pt、Pd、Ru中的一种或多种，并夹于铪锆基氧化物层间。
[0009]进一步地，所述铪锆基氧化物的化学分子式为Hf1‑
x
Zr
x
O2，其中0≤x≤1。
[0010]进一步地，所述电极的材料为Pt或TiN。
[0011]进一步地，所述铪锆基氧化物的厚度为0.5
‑
20 nm，所述金属层厚度为0.5
‑
30 nm。
[0012]以及以上适用于交叉阵列防串扰的存储器的制作方法，包括以下步骤：
步骤S1：在基板上通过溅射、PECVD、MOCVD、ALD或蒸发的方式制作底电极；步骤S2：在底电极上通过溅射、PECVD、MOCVD、ALD或蒸发的方式先后制作铪锆基氧化物、金属、铪锆基氧化物，形成三明治结构；步骤S3：将三明治结构在450
‑
850
ꢀº
C热处理10
‑
3000 s；步骤S4：在三明治结构上通过溅射、PECVD、MOCVD、ALD或蒸发的方式制作上电极；步骤S5：采用刻蚀工艺刻蚀出器件单元，完成存储器制备。
[0013]与现有技术相比，本专利技术及其优选方案采用铪锆基氧化物作为存储介质，提高超薄膜厚下铁电存储的可靠性，服务于高密度集成。通过设计叠层三明治结构作为存储介质，在铪锆基氧化物中实现互补型开关特性，提高器件信号读取的可靠性。这一方案为高密度集成的交叉阵列铁电存储提供了提高可靠性的新选择。
附图说明
[0014]图1是本专利技术的结构示意图；图2是本专利技术一实施例中器件的电滞回线图；图3是本专利技术一实施例中器件I
‑
V特性曲线图。
[0015]图1中，01
‑
上电极；02
‑
铪锆基氧化物；03
‑
金属；04
‑
铪锆基氧化物；05
‑
底电极；06
‑
基板。
具体实施方式
[0016]为让本专利的特征和优点能更明显易懂，下文特举实施例，作详细说明如下：为了让本领域技术人员进一步了解本专利技术所提出的方法，下面结合具体实施例进行说明。本专利技术提供优选实施例，只用于本专利技术做进一步的说明，不应该被认为仅限于在此阐述的实施例，也不能理解为对本专利技术保护范围的限制，该领域技术熟练人员根据上述
技术实现思路
对本专利技术做出的一些非本质的改进和调整，仍属于本专利技术的保护范围。
[0017]应该指出，以下详细说明都是示例性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属
的普通技术人员通常理解的相同含义。
[0018]需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
[0019]请参照图1，本专利技术提供一种存储器，包括基板06、底电极05、铪锆基氧化物04、金属03、铪锆基氧化物02和上电极01. 基板06为器件硬支撑层。底电极05放置于基板上方，作为器件信号的读写引入端子。铪锆基氧化物04/金属03/铪锆基氧化物02形成叠层三明治结构，作为器件的主要功能层。上电极01在该三明治结构之上。
[0020]在本专利技术一实施例中，基板为硅片。
[0021]在本专利技术一实施例中，底电极和上电极各自独立地选自金属、金属合金、导电金属化合物或导电良好的半导体。金属为Pt、TiN、W或Pd；金属合金为Pt/Ti或Ti/W；导电金属化合物为TiN、TiW、TaN或WSi；所谓导电良好的半导体为重掺硅、AZO、ITO或FTO。
[0022]本专利技术一实施例中，金属为Au、Pt、Pd、Ru等贵金属并夹于铪锆基氧化物层间，金属厚度为0.5
‑
30 nm。
[0023]本专利技术一实施例中，铪锆基氧化物的化学分子式为Hf1‑
x
Zr
x
O2，其中0≤x≤1。铪锆基氧化物厚度为0.5
‑
20 nm。
[0024]本专利技术一实施例中，电极为Pt或TiN。
[0025]在本专利技术一实施例中，存储器制作方法具体包括以下步骤：步骤S1：在基板06上通过溅射、PECVD、MOCVD、ALD或蒸发的方式制作底电极05；步骤S2：在底电极05上通过溅射、PECVD、MOCVD、ALD或蒸发的方式先后制作铪锆基氧化物04、金属03、铪锆基氧化物02，形成三明治结构；步骤S3：将三明治结构在450
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【技术保护点】

【技术特征摘要】
1.一种适用于交叉阵列防串扰的存储器，其特征在于：从下至上依次包括：基板、底电极、铪锆基氧化物、金属、铪锆基氧化物和上电极；所述基板作为器件支撑层；所述底电极和上电极作为器件信号的读写端；所述铪锆基氧化物/金属/铪锆基氧化物组成三明治结构并夹在底电极和上电极之间，用于信息存储及防串扰功能的实现。2.根据权利要求1所述的一种适用于交叉阵列防串扰的存储器，其特征在于：所述底电极和上电极为金属、金属合金、导电金属化合物或半导体。3.根据权利要求1所述的一种适用于交叉阵列防串扰的存储器，其特征在于：所述金属为Au、Pt、Pd、Ru中的一种或多种，并夹于铪锆基氧化物层间。4.根据权利要求1所述的一种适用于交叉阵列防串扰的存储器，其特征在于：所述铪锆基氧化物的化学分子式为Hf1‑
x
Zr
x
O2，其中0≤x≤1。5.根据权利要求1所述的一种适用于交叉阵列防串扰的存储器，其特征在于：所述电极的材料为Pt或TiN。...

【专利技术属性】
技术研发人员：赖云锋，何业法，徐华义，蒋瑞，
申请(专利权)人：福州大学，
类型：发明
国别省市：