多层印制线路板和测量多层印制线路板阻抗的方法技术

新近制造的数据传输线路图案的阻抗能够容易地和精确地测量。多层印制线路板１包括一对配置在对应内层基片６，７上的在ＣＰＵ模块２和用存储器模块３之间的数据传输线路图案４，５，分别配置在与数据传输线路图案４，５的相同层中的阻抗测量线路图案２１和２２，配置在阻抗测量线路图案２１和２２上的半固化层１１，配置在半固化层１１上并且电连接到阻抗测量线路图案２１和２２以便与探针４０的信号端子４１相接触的用于信号的台部分２３，２３，以及也被配置在半固化层１１上并且电连接到阻抗测量线路图案２１和２２以便与探针４０的ＧＮＤ端子４２相接触的ＧＮＤ台部分２４，阻抗测量线路图案２１，２２具有使用ＴＤＲ单元所要求的最小长度即不小于３０ｍｍ的图案长度和与数据传输线路图案４，５相同的图案宽度。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及多层印制线路板，其安装有用于测量布置在CPU模块和存储器模块之间的数据传输线路图案之特征阻抗的检查样板(checking coupon)。诸如家庭用游戏机和移动电话设备的电子装置通常包括配置在其箱内的印制线路板，并且CPU(中央处理单元)模块和主存储器模块与其它模块一起安装于此。通过布置在印制线路板上的数据传输线路图案，CPU模块和存储器模块相互连接。同时，印制线路板的数据传输线路图案不得不以这种方式进行设计，即线路图案的阻抗表现出对应于安装在印制线路板上的CPU模块和存储器模块所特有阻抗之值，使得CPU和存储器可以在稳定的基础上可靠地工作。但是，在制造工艺完成之后从制造厂运来的一些印制线路板上的数据传输线路图案能够表现出在设计值和实际值之间的不同，这是由于包括用于刻蚀数据传输线路图案中铜箔的条件随后导致阻抗大于或小于设计值的各种原因引起的。当阻抗与设计值不一致时，不再有可能在CPU模块和存储器模块之间传输交换信号。由于上述情况，因此本专利技术的目的是提供一种新颖的多层印制线路板，其适合于以容易和简单的方式测量制造台上之数据传输线路图案的阻抗。本专利技术的另一个目的是提供一种多层印制线路板，其包括一对数据传输线路图案，该对数据传输线路图案配置在内层基片相对侧面和适合于以单测量操作来测量这两个数据传输线路图案的阻抗以提高测量工艺的效率。根据本专利技术，上述目的是通过提供多层印制线路板实现的，其包括第一绝缘层；数据传输线路图案，其配置在所述第一绝缘层上和适合于在CPU模块和用于该CPU的主存储器模块之间的数据传输；阻抗测量线路图案，在与所述数据传输线路图案的层相同的层中，其对任何相邻线路图案以预定的裕度配置在所述第一绝缘层上；第二绝缘层，其配置在所述数据传输线路图案和所述阻抗测量线路图案上；和用于信号的台部分和GND(接地)台部分，用于信号的台部分配置在所述第二绝缘层上并且通过通孔被电连接到配置在所述第一绝缘层上的所述阻抗测量线路图案上，以便使得其与用于测量所述阻抗测量线路图案之阻抗的探针的信号端子保持接触，GND(接地)台部分保持与所述探针的GND端子接触；当使用TDR(时间域反射仪)单位时，所述阻抗测量线路图案具有不小于大约30mm的图案长度和与所述数据传输线路图案的宽度相同的图案宽度。正如上面所指出的，用于测量多层印制线路板之阻抗的阻抗测量线路图案被配置在与数据传输线路图案的层相同的层中，其适合于在CPU模块和用于该CPU的主存储器模块之间的数据传输，为此保证了确定的阻抗水平。优选的是，所述多层印制线路板的所述数据传输线路图案的传输频率不小于130MHz，因此允许高速数据传输。优选的是，在所述多层印制线路板的所述阻抗测量线路图案和任何相邻线路图案之间的裕度不小于两倍的所述阻抗测量线路图案的图案宽度，因此不具有相邻线路图案的任何干扰。优选的是，配置在多层印制线路板的阻抗测量线路图案周围的线路图案是通过多个通孔被连接到所述GND台部分的GND图案，因此消除了任何电感部件。仍然优选的是，当多个数据传输线路图案被配置在所述多层印制线路板的不同层中时，多个阻抗测量线路图案被配置在对应于对应数据传输线路图案的不同层中并且通过通孔被相互电连接。因此，借助根据本专利技术的多层印制线路板，由于阻抗测量线路图案被配置在数据传输线路图案的层中并且影响图案的阻抗的图案宽度被做成等于数据传输线路图案的图案宽度，结果数据传输线路图案的阻抗能够利用测量根据本专利技术的多层印制线路板阻抗的方法来精确地测量。当阻抗测量线路图案具有不小于大约30mm的图案长度时，多层印制线路板的阻抗能够利用TDR(时间域反射仪)单元被精确地测量。附图说明图1是根据本专利技术多层印制线路板一个实施例的平面示意图；图2是图1多层印制线路板主要部分的剖面示意图3是配置在图1多层印制线路板上测量图案的分解透视图；图4A是图3测量图案的平面示意图和图4B是图3测量图案的部分剖面图；图5是图1多层印制线路板的主要部分的透视图，其利用TDR单元测量阻抗；图6是表示图1多层印制线路板的阻抗之波形的曲线图；和图7是根据本专利技术多层印制线路板另一实施例的剖面示意图。现在，通过参考附图来较为详细地说明根据本专利技术多层印制线路板和测量这种多层印制线路板阻抗的方法。图1是根据本专利技术多层印制线路板一个实施例的平面示意图。多层印制线路板1具有总共6个导电层和适合于用在家庭使用的游戏机中。参考图1，多层印制线路板1包括CPU(中央处理单元)模块2和用于该CPU模块2的一对存储器模块3,3，它们被配置在多层印制线路板1的相对侧面之一个上。CPU模块2具有高于任何普通CPU之工作频率的工作频率，并且适合于工作在大约290MHz或更高的频率上，其一般在300MHz和400MHz之间，结果使得其可以适用于以每秒6600万多边形之速率的高速图象处理操作。存储器模块3,3用作为CPU模块2的主存储器，每一个都具有128M字节的存储容量。存储器模块3,3适用于在CPU模块2和它们自己之间的高速串行数据传输，通常包括许多的RDRAM(直接Rambus动态随机存取存储器，商标，可从Rambus技术公司获得)。带有CPU模块2和存储器模块3,3的印制线路板1还包括用作为在CPU模块2和存储器模块3,3之间的数据传输通路及分别配置在第二层和第四层之内层中的数据传输线路图案4,5，如图2所示。数据传输线路图案4,5被设计成表现出等于或稍微大于CPU模块2之工作频率的传输频率，使得它们可以有效地用于工作在CPU模块2和存储器模块3,3之间的高速数据传输。具体地说，数据传输线路图案4,5被设计成表现出大约400MHz的传输频率，以便对应于在CPU模块2的300MHz和400MHz之间的工作频率。数据传输线路图案4,5另外被设计成为这种阻抗，其具有专用于CPU模块2和存储器模块3,3的可容许的误差范围，使得CPU模块2和存储器模块3,3可以精确地识别信号和在高速数据传输中较少地消耗电能。具体地说，数据传输线路图案4,5被设计成表现出40±4Ω的阻抗，其与专用于包括可容许误差范围的CPU模块2和存储器模块3,3的阻抗相同。下面将说明多层印制线路板1上述实施例的层状结构。现在参考图2，多层印制线路板1包括第一和第二内层基片6,7。这些基片中，内层基片6在其一个表面上带有第二层的数据传输线路图案4，在其另一个表面上，带有用作为GND(地)层并且形成第三层的线路图案8。另一方面，内层基片7在其一个表面上带有第四层的数据传输线路图案5，在其另一个表面上，带有用作为电源层并且形成第五层的线路图案9。然后，其上分别带有第三层的线路图案8和第四层的数据传输线路图案5且是面对面的内层基片6,7用夹在它们之间的半固化层(prepreg layer)10压粘在一起，所述半固化层10是由用环氧树脂注入的玻璃纤维制成的。另一个用作为GND层并且形成第一层的线路图案12被配置在内层基片6上，具有另一个夹在它们之间的半固化层11。又一个用作为信号层并且形成第六层的线路图案14被配置在内层基片7上，具有又一个夹在它们之间的半固化层13。因此，具有上述所列各层的多层印制线路板1表现为条状线结构，其中数据传输线路图案4被用作为绝缘层的内层基本文档来自技高网...

【技术保护点】
一种多层印制线路板，包括：第一绝缘层；数据传输线路图案，其配置在所述第一绝缘层上和适合于在ＣＰＵ模块和用于该ＣＰＵ的主存储器模块之间的数据传输；阻抗测量线路图案，在与所述数据传输线路图案的层相同的层中，其对任何相邻线路图案以预定 的裕度配置在所述第一绝缘层上；第二绝缘层，其配置在所述数据传输线路图案和所述阻抗测量线路图案上；和用于信号的台部分和ＧＮＤ（接地）台部分，用于信号的台部分配置在所述第二绝缘层上并且通过通孔被电连接到配置在所述第一绝缘层上的所述阻抗测 量线路图案上，以便使得其与用于测量所述阻抗测量线路图案之阻抗的探针的信号端子保持接触，ＧＮＤ（接地）台部分保持与所述探针的ＧＮＤ端子接触；所述阻抗测量线路图案具有不小于大约３０ｍｍ的图案长度和与所述数据传输线路图案的宽度相同的图案宽度。

【技术特征摘要】
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【专利技术属性】
技术研发人员：大久保高晴，石川隆，藤多浩幸，堀江昭二，
申请(专利权)人：索尼公司，
类型：发明
国别省市：JP[日本]