一种3D堆叠的半导体器件及其制造方法、电子设备技术

一种3D堆叠的半导体器件及其制造方法、电子设备，所述3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层的所述晶体管；与所述多个晶体管分别对应的多个保护层；其中，晶体管包括环绕字线侧壁的半导体层，设置在字线的侧壁和半导体层之间的栅极绝缘层；所述多个晶体管的多个半导体层在所述字线延伸的方向上间隔设置；每个所述保护层分别环绕并覆盖对应的半导体层的外侧壁，相邻两个保护层之间断开。本实施例提供的3D堆叠的半导体器件，半导体层间隔设置，可以消除寄生晶体管，另外，通过设置保护层，在制备3D堆叠的半导体器件时，可以避免半导体层损坏，提高器件沟道材料的可靠性和稳定性。定性。定性。

【技术实现步骤摘要】
一种3D堆叠的半导体器件及其制造方法、电子设备


[0001]本公开实施例涉及但不限于半导体技术，尤指一种3D堆叠的半导体器件及其制造方法、电子设备。

技术介绍

[0002]随着技术迭代的更新，1T1C水平动态随机存取存储器(Dynamic Random Access Memory，DRAM)的微缩已经趋于极限，想要获得更高的存储密度，三维(3D)DRAM是一个重要的发展方向，将晶圆纵向的空间充分利用，才能从根本上解决DRAM微缩带来的对设备和工艺的挑战。3D DRAM由于器件设计和工艺的问题而产生的寄生晶体管，严重影响了DRAM工作时数据的正常写入和读取。

技术实现思路

[0003]以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
[0004]本公开实施例提供了一种3D堆叠的半导体器件及其制造方法、电子设备，消除寄生晶体管，提高器件性能。
[0005]本公开实施例提供了一种3D堆叠的半导体器件，包括：
[0006]多个晶体管，分布于不同层沿着垂直衬底方向堆叠；
[0007本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种3D堆叠的半导体器件，其特征在于，包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层的所述晶体管；与所述多个晶体管分别对应的多个保护层；其中，所述晶体管包括环绕所述字线侧壁的半导体层，设置在所述字线的侧壁和所述半导体层之间的栅极绝缘层；所述多个晶体管的多个半导体层在所述字线延伸的方向上间隔设置；每个所述保护层分别环绕并覆盖对应的半导体层的外侧壁，相邻两个保护层之间断开。2.根据权利要求1所述的3D堆叠的半导体器件，其特征在于，堆叠的所述多个晶体管包括：沿着垂直衬底的方向从下至上依次交替分布的绝缘层和导电层；贯穿各所述绝缘层和各所述导电层的通孔，所述通孔中从内到外依次分布有所述字线、环绕所述字线侧壁的所述栅极绝缘层、环绕所述栅极绝缘层的所述多个半导体层，环绕所述半导体层的所述保护层，所述保护层与所述半导体层接触；其中，相邻两个所述半导体层之间露出所述栅极绝缘层，相邻两个所述半导体层之间填充有所述绝缘层且所述绝缘层与所述露出的栅极绝缘层接触；所述导电层包括相互独立的第一电极和第二电极，所述第一电极和所述第二电极其中之一为所述晶体管的源极，另一为所述晶体管的漏极。3.根据权利要求2所述的3D堆叠的半导体器件，其特征在于，所述通孔对应所述导电层的第一区域的口径等于所述通孔对应所述绝缘层的第二区域的口径；所述导电层在所述通孔内仅露出侧壁，所述绝缘层在所述通孔内仅露出侧壁；所述半导体层分布于所述导电层的侧壁。4.根据权利要求2所述的3D堆叠的半导体器件，其特征在于，所述多个保护层沿着垂直衬底的方向延伸且在所述绝缘层的上下两个表面断开。5.根据权利要求2所述的3D堆叠的半导体器件，其特征在于，所述保护层与对应的所述晶体管的半导体层接触，且所述保护层覆盖所述半导体层的侧壁中不与所述导电层接触的区域。6.根据权利要求2所述的3D堆叠的半导体器件，其特征在于，所述保护层还分布于所述导电层的侧壁且与所述导电层的侧壁接触。7.根据权利要求2所述的3D堆叠的半导体器件，其特征在于，所述保护层与所述绝缘层的材料不同。8.根据权利要求2所述的3D堆叠的半导体器件，其特征在于，堆叠的所述多个晶体管还包括覆盖所述保护层的外侧壁的第五绝缘层。9.一种电子设备，其特征在于，包括如权利要求1至8任一所述的3D堆叠的半导体器件。10.一种3D堆叠的半导体器件的...

【专利技术属性】
技术研发人员：艾学正，王祥升，王桂磊，戴瑾，赵超，桂文华，
申请(专利权)人：北京超弦存储器研究院，
类型：发明
国别省市：