半导体结构的制造方法及半导体结构技术

本公开提供一种半导体结构的制造方法及半导体结构，半导体结构的制造方法包括：提供基底，包括衬底和覆盖于衬底的顶面的叠层结构，衬底包括第一有源区、存储阵列区和预设区域；去除覆盖于存储阵列区和预设区域的叠层结构，以暴露出衬底的部分顶面；形成导电层，导电层覆盖第一有源区的叠层结构以及存储阵列区和预设区域暴露出来的衬底；图形化叠层结构和导电层，以于第一有源区形成栅极，于预设区域形成电源线；形成互连结构，互连结构覆盖电源线的部分表面，以及覆盖第一有源区的第一源漏极。本公开设置一个互连结构即可将电源线和第一有源区连接；并且，由于电源线和栅极由相同工艺形成的导电层制成，简化工艺流程，提高了生产效率和良品率。生产效率和良品率。生产效率和良品率。

【技术实现步骤摘要】
半导体结构的制造方法及半导体结构


[0001]本公开涉及半导体
，尤其涉及一种半导体结构的制造方法及半导体结构。

技术介绍

[0002]在半导体
，半导体结构的尺寸变得越来越小，但是半导体结构中的走线数目却并未减少，随着尺寸的逐渐缩小，走线的制作工艺也趋于工艺极限，将走线的尺寸做小变的非常困难，导致有限的区域内很难设置更多的走线。

技术实现思路

[0003]以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
[0004]本公开实施例提供了一种半导体结构的制造方法及半导体结构。
[0005]本公开的第一方面，提供了一种半导体结构的制造方法，包括：
[0006]提供基底，包括衬底和覆盖于所述衬底的顶面的叠层结构，所述衬底包括第一有源区、存储阵列区和预设区域；
[0007]去除覆盖于所述存储阵列区和预设区域的所述叠层结构，以暴露出所述衬底的部分顶面；
[0008]形成导电层，所述导电层覆盖第一有源区的所述叠层结构以及存储阵列区和预设区域暴露出来的所述衬底；
[0009]图形化所述叠层结构和所述导电层，以于所述第一有源区形成栅极，于所述预设区域形成电源线；
[0010]形成互连结构，所述互连结构覆盖所述电源线的部分表面，以及覆盖所述第一有源区的第一源漏极。
[0011]在一些实施例中，所述形成互连结构包括：
[0012]形成第一介质层，所述第一介质层覆盖所述导电层的顶面以及所述第一有源区；
[0013]去除部分所述第一介质层，以在所述第一介质层中形成接触孔，所述接触孔暴露出所述电源线的至少部分侧壁和顶面，以及暴露出所述第一有源区的第一源漏极；
[0014]于所述接触孔中形成所述互连结构。
[0015]在一些实施例中，于所述接触孔中形成互连结构，包括：
[0016]形成阻挡层，所述阻挡层覆盖所述接触孔的底壁和侧壁；
[0017]形成导电结构，所述导电结构覆盖所述阻挡层的底壁和侧壁。
[0018]在一些实施例中，所述形成第一介质层之前，还包括：
[0019]形成保护层，覆盖所述栅极的侧壁和所述电源线的侧壁。
[0020]在一些实施例中，在所述第一介质层中形成接触孔，包括：
[0021]在所述第一介质层中形成初始接触孔，所述初始接触孔暴露位于所述电源线侧壁
的保护层；
[0022]去除所述初始接触孔暴露的所述保护层，以暴露出所述电源线的侧壁并形成接触孔。
[0023]在一些实施例中，所述半导体结构的制造方法还包括：
[0024]去除部分所述第一介质层，在所述第一介质层中形成通孔，所述通孔仅暴露出部分所述第一有源区的第一源漏极；
[0025]在所述通孔中形成导电柱。
[0026]在一些实施例中，所述提供基底包括：
[0027]在所述衬底中形成浅沟槽，所述浅沟槽位于所述第一有源区和所述预设区域之间；
[0028]于所述浅沟槽中填充隔离结构；
[0029]其中，所述互连结构覆盖所述隔离结构的顶面。
[0030]在一些实施例中，形成导电层之前还包括：
[0031]形成介电层，所述介电层覆盖所述衬底的所述预设区域的顶面。
[0032]在一些实施例中，形成导电层之前，还包括：
[0033]图案化所述存储阵列区，以在所述存储阵列区中形成插塞孔；
[0034]于所述插塞孔内形成接触结构；
[0035]所述导电层覆盖所述接触结构的顶面；
[0036]图形化所述叠层结构和所述导电层时，还包括：
[0037]图形化位于所述存储阵列区的接触结构和导电层，以于所述存储阵列区形成位线。
[0038]本公开的第二方面，提供了一种半导体结构，包括：
[0039]基底，包括衬底，所述衬底具有预设区域和第一有源区；
[0040]栅极，所述栅极位于所述第一有源区上；
[0041]电源线，所述电源线位于所述预设区域上；
[0042]互连结构，连接所述电源线与所述第一有源区的第一源漏极；
[0043]其中，所述栅极与所述电源线包括相同工艺形成的导电层。
[0044]在一些实施例中，所述半导体结构还包括第一介质层，所述第一介质层覆盖所述电源线和第一有源区的部分顶面；
[0045]所述第一介质层具有接触孔，所述互连结构位于所述接触孔中；
[0046]所述互连结构包括覆盖所述接触孔的底壁和侧壁的阻挡层，以及覆盖所述阻挡层底壁和侧壁的导电结构。
[0047]在一些实施例中，所述衬底还包括浅沟槽隔离结构，所述浅沟槽隔离结构位于所述第一有源区和所述预设区域之间；
[0048]所述互连结构覆盖所述浅沟槽隔离结构的顶面。
[0049]在一些实施例中，所述衬底还包括存储阵列区，所述存储阵列区与所述预设区域和第一有源区间隔设置；
[0050]所述存储阵列区的顶面依次设置有接触结构、位线导电层和所述第一介质层，所述位线导电层与所述电源线包括相同工艺形成的导电层。
[0051]在一些实施例中，所述栅极还包括位于所述导电层下方依次堆叠的高K介质层和多晶硅层。
[0052]在一些实施例中，所述预设区域沿长度方向延伸且位于多个所述第一有源区的一侧，所述互连结构为多个且分别连接所述电源线与至少一个所述第一有源区的第一源漏极。
[0053]本公开提供的半导体结构的制造方法及半导体结构中，。
[0054]在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
[0055]并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
[0056]图1是根据一示例性实施例示出的半导体结构的制造方法的流程图。
[0057]图2是根据一示例性实施例示出的初始状态的半导体结构的示意图。
[0058]图3是根据一示例性实施例示出的去除部分叠层结构后半导体结构的示意图。
[0059]图4是根据一示例性实施例示出的形成接触结构后半导体结构的示意图。
[0060]图5是根据一示例性实施例示出的形成导电层后半导体结构的示意图。
[0061]图6是根据一示例性实施例示出的形成电源线后半导体结构的示意图。
[0062]图7是根据一示例性实施例示出的形成保护层后半导体结构的示意图。
[0063]图8是根据一示例性实施例示出的形成第一介质层后半导体结构的示意图。
[0064]图9是半导体结构的俯视图。
[0065]图10是图9中A
‑
A处的剖视图。
本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制造方法，其特征在于，包括：提供基底，包括衬底和覆盖于所述衬底的顶面的叠层结构，所述衬底包括第一有源区、存储阵列区和预设区域；去除覆盖于所述存储阵列区和预设区域的所述叠层结构，以暴露出所述衬底的部分顶面；形成导电层，所述导电层覆盖第一有源区的所述叠层结构以及存储阵列区和预设区域暴露出来的所述衬底；图形化所述叠层结构和所述导电层，以于所述第一有源区形成栅极，于所述预设区域形成电源线；形成互连结构，所述互连结构覆盖所述电源线的部分表面，以及覆盖所述第一有源区的第一源漏极。2.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述形成互连结构包括：形成第一介质层，所述第一介质层覆盖所述导电层的顶面以及所述第一有源区；去除部分所述第一介质层，以在所述第一介质层中形成接触孔，所述接触孔暴露出所述电源线的至少部分侧壁和顶面，以及暴露出所述第一有源区的第一源漏极；于所述接触孔中形成所述互连结构。3.根据权利要求2所述的半导体结构的制造方法，其特征在于，于所述接触孔中形成互连结构，包括：形成阻挡层，所述阻挡层覆盖所述接触孔的底壁和侧壁；形成导电结构，所述导电结构覆盖所述阻挡层的底壁和侧壁。4.根据权利要求2所述的半导体结构的制造方法，其特征在于，所述形成第一介质层之前，还包括：形成保护层，覆盖所述栅极的侧壁和所述电源线的侧壁。5.根据权利要求4所述的半导体结构的制造方法，其特征在于，在所述第一介质层中形成接触孔，包括：在所述第一介质层中形成初始接触孔，所述初始接触孔暴露位于所述电源线侧壁的保护层；去除所述初始接触孔暴露的所述保护层，以暴露出所述电源线的侧壁并形成接触孔。6.根据权利要求2所述的半导体结构的制造方法，其特征在于，所述半导体结构的制造方法还包括：去除部分所述第一介质层，在所述第一介质层中形成通孔，所述通孔仅暴露出部分所述第一有源区的第一源漏极；在所述通孔中形成导电柱。7.根据权利要求1
‑
6任一项所述的半导体结构的制造方法，其特征在于，所述提供基底包括：在所述衬底中形成浅沟槽，所述浅沟槽位于所述第一有源区和所述预设区域之间；于所述浅沟槽中...

【专利技术属性】
技术研发人员：卢志远，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：