制造半导体器件的方法技术

本发明专利技术涉及一种制造半导体器件的方法，该方法可以有利于刻蚀支撑件和去除模塑层的工艺。根据本发明专利技术，一种制造半导体器件的方法包括：依次在衬底之上形成子结构和在子结构之上形成刻蚀停止层；在刻蚀停止层之上形成交替堆叠的模塑层和支撑件层的堆叠结构；在暴露刻蚀停止层的堆叠结构中形成多个支撑件孔；形成填充多个支撑件孔中的每一个的牺牲层；通过刻蚀牺牲层和堆叠结构形成暴露子结构的多个下电极开口；以及在多个下电极开口内部形成下电极。极。极。

【技术实现步骤摘要】
制造半导体器件的方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年10月13日提交的韩国申请第10
‑
2021
‑
0135757号的优先权，其通过引用整体并入本文中。


[0003]本专利技术涉及一种制造半导体器件的方法，更具体地，涉及一种制造包括电容器的半导体器件的方法。

技术介绍

[0004]随着半导体器件高集成度趋势的加剧，为了在有限的平面区域内增加电容器的电容，所以增加了电容器的高度。然而，随着电容器的高度增加，DRAM器件的可靠性可能会变差。例如，电容器可能会发生弯曲或倾斜，从而可能使DRAM器件的可靠性变差。

技术实现思路

[0005]本专利技术的实施例提供了一种制造半导体器件的方法，该方法能够有利于支撑件刻蚀工艺和模塑层去除工艺。
[0006]根据本专利技术的实施例，一种制造半导体器件的方法包括：依次在衬底之上形成子结构和在所述子结构之上形成刻蚀停止层；在所述刻蚀停止层之上形成交替堆叠的模塑层和支撑件层的堆叠结构；在堆叠结构中形成暴露所述刻蚀停止层的多个支撑件孔；形成填充所述多个支撑件孔中的每一个的牺牲层；通过刻蚀所述牺牲层和所述堆叠结构来形成暴露所述子结构的多个下电极开口；以及在所述多个下电极开口内部形成下电极。
[0007]根据本专利技术，预先形成支撑件孔以促进浸出工艺并防止损坏下电极，从而提高半导体器件的可靠性。
附图说明
[0008]图1A至图7B是图示根据本专利技术的实施例的制造半导体器件的方法的平面图和截面图。
[0009]图8A至图8C是图示根据本专利技术的实施例的支撑件孔的平面图。
[0010]图9A和图9B是示出根据本专利技术的实施例的下电极的截面图。
具体实施方式
[0011]将参照作为本专利技术的示意图的截面图、平面图和框图来描述本文描述的各种实施例。因此，可以通过制造技术和/或公差来修改附图的结构。本专利技术的各种实施例不限于附图中所示的具体结构，而是包括可以根据制造工艺产生的结构的任何变化。此外，附图中所图示的任何区域和区域的形状旨在说明各种元件的区域结构的具体示例，并且不旨在限制本专利技术的范围。为了描述的清楚起见，图中所示的元件的尺寸和相对尺寸可能被夸大。相同
的附图标记自始至终指代相同的元件，并且“和/或”包括所记载的一个或多个项目的每个或每种组合。
[0012]提及“在”另一个元件或层上的元件或层不仅包括元件直接位于另一个元件或层上的情况，还包括存在其它中间层或元件的情况。本文中使用的术语是为了描述实施例的目的，并不旨在限制本专利技术。在本说明书中，单数也包括复数，除非在短语中另有特别说明。
[0013]图1A至图7B是图示根据实施例的制造半导体器件的方法的平面图和截面图，其中在每个图中的“A”表示平面图，在每个图中的“B”表示沿每个平面图的线A
‑
A
’
截取的截面图。图8A至图8C是图示根据本专利技术的实施例的支撑件孔的平面图。图9A和图9B是图示根据本专利技术的实施例的下电极的截面图。
[0014]如图1A和图1B所示，在衬底11上形成包括多个储存节点接触插塞13的层间电介质层12。层间电介质层12连同多个储存节点接触插塞13在本文中也被称为子结构并且它只是可以形成在衬底11上的合适子结构的示例。层间电介质层12可以与衬底11直接接触，但本专利技术不仅限于这种配置。储存节点接触插塞13可以包括沿着A
‑
A
’
线方向以规则间隔隔开的多个储存节点接触插塞。在层间电介质层12上形成刻蚀停止层14。刻蚀停止层14可以形成为与层间电介质层12直接接触。每个储存节点接触插塞13可以穿过层间电介质层12。刻蚀停止层14可以比该层间电介质层薄。接下来，在刻蚀停止层14上依次堆叠第一模塑层21”、第一支撑件层22”、第二模塑层23”、第二支撑件层24”、第三模塑层25”和第三支撑件层26”，以形成堆叠结构。尽管本实施例示出了三个模塑层和三个支撑件层交替且顺序地堆叠的堆叠结构，但是本专利技术不限于此。根据本专利技术实施例的堆叠结构可以包括第一模塑层至第n模塑层和第一支撑件层至第n支撑件层以交替方式堆叠的堆叠结构。优选地，两个或更多个支撑件层和模塑层可以以交替方式堆叠。
[0015]可以在衬底11中形成掩埋栅结构，并且可以在衬底11上的储存节点接触插塞13之间设置位线结构。
[0016]衬底11可以是适合于半导体加工的材料。衬底11可以包括半导体衬底。衬底11可以由含硅材料制成。衬底11可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、它们的组合或它们的多层。衬底11可以包括其它半导体材料，如锗。衬底11可以包括III/V半导体衬底，例如，诸如GaAs的化合物半导体衬底。衬底11可以包括绝缘体上硅(silicon on insulator，SOI)衬底。
[0017]层间电介质层12可以包括单层或多层电介质材料。层间电介质层12可以包括多层电介质材料，每一层具有相同的刻蚀选择性。层间电介质层12可以包括多层电介质材料，每一层具有不同的刻蚀选择性。层间电介质层12可以包括氮化物、氧化物、氮氧化物或其组合。
[0018]储存节点接触插塞13可以穿通层间电介质层12并连接到衬底11。储存节点接触插塞13的一端可以直接接触衬底11的接合区域。储存节点接触插塞13的另一端可以在后续工艺中直接接触下电极。储存节点接触插塞13可以电连接衬底11和要形成的电容器的下电极。
[0019]刻蚀停止层14可以用于在随后的制造工艺(例如上层的刻蚀)期间保护包括层间电介质层12等的下层。刻蚀停止层14可以包括相对于第一模塑层至第三模塑层21”、23”和25”具有刻蚀选择性的材料。在另一个实施例中，刻蚀停止层14可以包括相对于第一模塑层
至第三模塑层21”、23”和25”以及第一支撑件层至第三支撑件层22”、24”和26”具有刻蚀选择性的材料。刻蚀停止层14可以包括电介质材料。例如，电介质材料可以包括氮化物、氧化物、氮氧化物或它们的组合。
[0020]在刻蚀停止层14上，第一模塑层21”、第一支撑件层22”、第二模塑层23”、第二支撑件层24”、第三模塑层25”和第三支撑件层26”可以顺序地堆叠以形成堆叠结构。在本实施例中，模塑层与支撑件层堆叠三次，但本专利技术不以此为限。在另一个实施例中，堆叠结构可以包括至少两个或更多个交替堆叠的模塑层和支撑件层。
[0021]堆叠结构用于提供形成电容器的下电极的开口。堆叠结构的厚度可以调整为至少等于电容器的下电极的高度。第一模塑层至第三模塑层21”、23”和25”可以包括相对于第一支撑件层至第三支撑件层22”、24”和26”具有湿法刻蚀选择性的材料。第一模塑层至第三模塑层21”、23”和25”可以包括相对于刻蚀停止层14具有刻蚀选择性的材料。可以利用诸如化学气相沉积(CVD)或物理气相沉积(PVD)的沉积工艺来形成第一模塑层至第三模塑层21本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制造半导体器件的方法，所述方法包括：依次在衬底之上形成子结构和在所述子结构之上形成刻蚀停止层；在所述刻蚀停止层之上形成交替堆叠的模塑层和支撑件层的堆叠结构；所述堆叠结构中形成在暴露所述刻蚀停止层的多个支撑件孔；形成填充所述多个支撑件孔中的每一个的牺牲层；通过刻蚀所述牺牲层和所述堆叠结构来形成暴露所述子结构的多个下电极开口；以及在所述多个下电极开口内部形成下电极。2.根据权利要求1所述的方法，其中，所述多个支撑件孔中的每一个的宽度大于所述多个下电极开口中的每一个的宽度。3.根据权利要求1所述的方法，其中，所述多个支撑件孔彼此间隔开。4.根据权利要求1所述的方法，其中，所述多个下电极开口彼此间隔开。5.根据权利要求1所述的方法，其中，所述多个下电极开口中的至少两个与所述多个支撑件孔中的每一个重叠。6.根据权利要求5所述的方法，其中，与所述多个支撑件孔中的每一个重叠的至少两个下电极开口被所述堆叠结构部分地包围。7.根据权利要求1所述的方法，其中，不与所述多个支撑件孔中的任何一个重叠的所述下电极开口被所述堆叠结构完全包围。8.根据权利要求1所述的方法，其中，所述多个支撑件孔中的每一个具有圆形或椭圆形形状。9.根据权利要求1所述的方法，其中，所述多个支撑件孔中的每一个具有多边形、条形和线形中的一种形状。10.根据权利要求1所述的方法，其中，所述模塑层由具有与所述支撑件层不同的湿法刻蚀选择性的材料形成。11.根据权利要求1所述的方法，其中，所述牺牲层由具有与所述支撑件层不同的湿法刻蚀选择性的材料形成。12.根据权利要求1所述的方法，其中，所述模塑层由具有与所述牺牲层相似的湿...

【专利技术属性】
技术研发人员：宋刚儒，金美奈，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：