一种结构化的芯片设计架构与方法技术

本发明专利技术涉及一种结构化的芯片设计架构与方法，该架构包括切分组件、空闲状态信号增加组件、时钟产生组件和时钟树综合组件；所述的切分组件用于对所述芯片的各个IP模块的各个子模块做合适的模块切分及层级切分；所述的空闲状态信号增加组件用于对每个子模块增加模块空闲状态信号；所述的时钟产生组件用于在每个子模块前调用时钟门控单元，根据所对应的模块空闲状态信号产生门控的时钟并送给对应的子模块；所述的时钟树综合组件用于在时钟树综合时，按分段长时钟树的思想，从时钟门控单元的时钟输出段长时钟树。的时钟输出段长时钟树。的时钟输出段长时钟树。

【技术实现步骤摘要】
一种结构化的芯片设计架构与方法


[0001]本专利技术涉及芯片的低功耗设计
，具体涉及一种SoC芯片系统和/或IP模块结构化的低功耗设计架构与方法。

技术介绍

[0002]随着移动设备的越来越流行，电池的容量发展速度的限制以及人们对绿色环保的要求越来越高，研究芯片的超低功耗设计架构与方法越来越受到人们的重视。
[0003]优异的超低功耗设计不仅能改善芯片因发热而导致的可靠性问题，降低对芯片封装的散热要求，降低对冷却系统的要求，也意味着系统成本的降低。众所周知，超低功耗设计方法有很多种，根据经验统计时钟功耗占了整个系统60％左右的功耗，传统上优化时钟功耗的方法包括：一、在功耗管理模块中的时钟管理部分为每个IP模块(如图1的CPU处理器模块、显示控制器模块等等)分别产生一个或多个时钟(如图1的GCLK0、GCLK1等)送给对应的模块，当对应的模块不工作时，由软件来关闭对应的模块所对应的时钟，来降低此模块不使用时的功耗；二、利用逻辑综合工具自动根据寄存器组(FF组)的逻辑条件状态分组插入时钟门控单元(ICG)到对应的寄存器组的前面(如图3所示)，来降低这些寄存器组(FF组)的功耗。
[0004]在芯片的物理实现的时钟树综合时，因物理电路扇出(Fanout)的负载数值限制(一个时钟电路单元只能推一定数目的下一级的时钟电路单元)及时序平衡(balance)的要求(从时钟的起点到每个寄存器时钟端口(pin)的延迟尽可能相等)，经时钟树综合以后，整个时钟网络会变成一个倒立的树形结构(如图2所示，图2只示出了CPU处理器模块的时钟树示意图，其他模块类似)，从图2可知，因时钟树综合而插入的大量的时钟缓冲器(BUF)是一直在切换(toggle)而消耗功耗，当SoC芯片或IP模块的FF组(寄存器组)的数量越多，所需的时钟BUF也越多，这些未受控的时钟BUF所消耗的功耗也越大。
[0005]现有技术一直没有提出能够解决因时钟树综合所插入的大量时钟BUF消耗大量功耗的问题的技术方案。

技术实现思路

[0006]本专利技术旨在提供一种结构化的芯片设计架构与方法，以解决现有技术中由于时钟树综合所插入的大量时钟BUF消耗大量功耗的问题。
[0007]本专利技术的目的是解决现有技术的不足，提供一种结构化的芯片设计架构，包括切分组件、空闲状态信号增加组件、时钟产生组件和时钟树综合组件；所述的切分组件用于对所述芯片的各个IP模块的各个子模块做合适的模块切分及层级切分；所述的空闲状态信号增加组件用于对每个子模块增加模块空闲状态信号；所述的时钟产生组件用于在每个子模块前调用时钟门控单元，根据所对应的模块空闲状态信号产生门控的时钟并送给对应的子模块；所述的时钟树综合组件用于在时钟树综合时，按分段长时钟树的思想，从时钟门控单元的时钟输出段长时钟树。
[0008]优选地，所述的合适的模块切分具体是指将功能近似的子模块合并在同一个模块，并限制每个子模块的寄存器组FF组的数量到200。
[0009]优选地，所述的层级切分具体是指按逻辑功能嵌套的规则对各个子模块分多级子模块嵌套。
[0010]优选地，对于里面有嵌套多个子模块的模块，模块的空闲状态信号是其内部的多个子模块的空闲状态信号的“与”。
[0011]优选地，所述的按分段长时钟树的思想，从时钟门控单元的时钟输出段长时钟树具体是指分段插入时钟BUF，每段时钟BUF尽量插到时钟门控单元之后。
[0012]优选地，所述的IP模块包括CPU处理器模块、显示控制器模块、IO控制器模块、存储器模块和/或DSP处理器模块。
[0013]优选地，所述的芯片为SoC芯片系统。
[0014]本专利技术还提供一种结构化的芯片设计架构的功耗降低方法，包括以下步骤：
[0015]第一步、设计优化所述芯片的各个IP模块，对IP模块的各个子模块做合适的模块切分及层级切分；所述的合适的模块切分具体是指将功能近似的子模块合并在同一个模块，并限制每个子模块的寄存器组FF组的数量到200；所述的层级切分具体是指按逻辑功能嵌套的规则对各个子模块分多级子模块嵌套；
[0016]第二步、对每个子模块增加模块空闲状态信号，对于里面有嵌套多个子模块的模块，模块的空闲状态信号是其内部的多个子模块的空闲状态信号的“与”；
[0017]第三步、在每个子模块前调用时钟门控单元，根据所对应的模块空闲状态信号产生门控的时钟并送给对应的子模块；
[0018]第四步、在时钟树综合时，按分段长时钟树的思想，从时钟门控单元的时钟输出段长时钟树，分段插入时钟BUF，每段时钟BUF尽量插到时钟门控单元之后；
[0019]所述芯片的各个IP模块、子模块以及对应的时钟树都能够自动根据电路的空闲状态把不需要工作的电路关闭，从而降低功耗。
[0020]优选地，本专利技术还提供所述的结构化的芯片设计架构在时钟门控、电源域和/或电压域中的应用。
[0021]优选地，本专利技术还提供所述的结构化的芯片设计架构的功耗降低方法在时钟门控、电源域和/或电压域中的应用。
[0022]有益效果
[0023]与现有技术相比，本专利技术的有益效果是：
[0024]本专利技术所述的结构化的芯片设计架构与方法使整个SoC系统的各个IP模块、子模块、对应的时钟树都可以自动根据电路的空闲状态多粒度(此处多粒度是指不同模块等级的粗细粒度等级的多粒度)多层级的把某时刻不需要工作的电路关闭，从而将功耗降到了最低。
[0025]本专利技术的具体实施例虽然是以时钟门控为例来说明结构化的低功耗架构与方法，但是对于本领域技术人员来说，可以推广到电源域、电压域或三者组合的结构化的设计架构与方法。
附图说明
[0026]附图用来提供对本专利技术技术方案的进一步理解，并且构成说明书的一部分，与本申请的具体实施方式一起用于解释本专利技术的技术方案，并不构成对本专利技术技术方案的限制。
[0027]图1是现有技术中的SoC芯片系统时钟架构图。
[0028]图2是现有技术中的SoC芯片系统时钟树结构图。
[0029]图3是现有技术中的模块(层级leaf)时钟树示意图。
[0030]图4是本专利技术中的SoC芯片系统时钟架构图。
[0031]图5是本专利技术中的SoC芯片系统时钟树结构图。
具体实施方式
[0032]在下文中更详细地描述了本专利技术以有助于对本专利技术的理解。
[0033]本专利技术所述的结构化的芯片设计架构包括切分组件、空闲状态信号增加组件、时钟产生组件和时钟树综合组件；所述的切分组件用于对所述芯片的各个IP模块的各个子模块做合适的模块切分及层级切分；所述的空闲状态信号增加组件用于对每个子模块增加模块空闲状态信号(xxx_idle)；所述的时钟产生组件用于在每个子模块前调用时钟门控单元(ICG)，根据所对应的模块空闲状态信号产生门控的时钟并送给对应的子模块；所述的时钟树综合组件用于在时钟树综合时，按分段长时钟树的思想，从时钟门控单元(ICG)的时钟输出段长本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种结构化的芯片设计架构，其特征在于，所述的结构化的芯片设计架构包括切分组件、空闲状态信号增加组件、时钟产生组件和时钟树综合组件；所述的切分组件用于对所述芯片的各个IP模块的各个子模块做合适的模块切分及层级切分；所述的空闲状态信号增加组件用于对每个子模块增加模块空闲状态信号；所述的时钟产生组件用于在每个子模块前调用时钟门控单元，根据所对应的模块空闲状态信号产生门控的时钟并送给对应的子模块；所述的时钟树综合组件用于在时钟树综合时，按分段长时钟树的思想，从时钟门控单元的时钟输出段长时钟树。2.根据权利要求1所述的结构化的芯片设计架构，其特征在于，所述的合适的模块切分具体是指将功能近似的子模块合并在同一个模块，并限制每个子模块的寄存器组FF组的数量到200。3.根据权利要求1所述的结构化的芯片设计架构，其特征在于，所述的层级切分具体是指按逻辑功能嵌套的规则对各个子模块分多级子模块嵌套。4.根据权利要求1所述的结构化的芯片设计架构，其特征在于，对于里面有嵌套多个子模块的模块，模块的空闲状态信号是其内部的多个子模块的空闲状态信号的“与”。5.根据权利要求1所述的结构化的芯片设计架构，其特征在于，所述的按分段长时钟树的思想，从时钟门控单元的时钟输出段长时钟树具体是指分段插入时钟缓冲器，每段时钟缓冲器尽量插到时钟门控单元之后。6.根据权利要求1所述的结构化的芯片设计架构，其特征在于，所述的IP模块包括CPU处理器模...

【专利技术属性】
技术研发人员：刘泽义，高鹰，
申请(专利权)人：青鸟消防股份有限公司，
类型：发明
国别省市：