一种芯片内建自测试电路、方法及半导体装置制造方法及图纸

本申请公开了一种芯片内建自测试电路、方法及半导体装置。其中电路采用FPGA根据时钟比较结果来执行不同操作，当所述比较结果相等时，所述FPGA控制电路停止工作，并输出完成标识；当所述比较结果不相等时，所述FPGA控制所述第一分频器或所述第二分频器以预设步进值改变分频比，使得调整后的第一计数值与第二计数值差值满足精度要求，并将调整步数发送给修调电路来改变所述第二时钟信号。本申请通过以上技术方案可以提升芯片修调效率。上技术方案可以提升芯片修调效率。上技术方案可以提升芯片修调效率。

【技术实现步骤摘要】
一种芯片内建自测试电路、方法及半导体装置


[0001]本专利技术一般地涉及芯片测试
更具体地，本专利技术涉及一种芯片内建自测试电路、方法及半导体装置。

技术介绍

[0002]在芯片设计生产过程中为了保证芯片的良品率，需要采用ATE测试台对芯片进行测试。而时钟产生电路是芯片及SoC中非常重要的电路，内部所有的数字电路都是基于此时钟同步运行的。通常时钟由外部晶振产生，然后直接或经过PLL倍频供给内部的数字电路使用。但是人们对系统BOM成本的要求越来越低，对于低成本的芯片，芯片已经不再支持外部晶振，仅内部集成RC振荡器成为一种主流的趋势，从而可以节省外部的晶振的成本。
[0003]但是RC振荡器一般是基于集成电阻和或电容阵列的方式来产生时钟，因为工艺偏差或缺陷，实际处理的每颗芯片与设计频率都一定差异性，所以在出厂之前，需要通过ATE测试机台，把RC振荡器输出的频率修调到设计目标频率及相应精度之内，如果无法调到设计目标要求及精度之内，通常认为是坏片。现有技术在对芯片时钟进行测试时，需要ATE测试机台多次循环通过两线测试控制器对每一片芯片的时钟模块进行调整，此种方法效率低下，不能满足大批量高效率的芯片测试需求。

技术实现思路

[0004]为了至少解决上述
技术介绍
部分所描述的技术问题，本专利技术提出了芯片内建自测试电路、方法及半导体装置。利用本专利技术的方案，通过内建自测试电路对芯片的时钟模块进行测试并调整，克服了原有方法对芯片内的时钟模块测试及调整效率低的缺点。鉴于此，本专利技术在如下的多个方面提供解决方案。
[0005]本专利技术的第一方面提供了一种芯片内建自测试电路，包括第一分频器、第二分频器、第一计数器、第二计数器、比较器及FPGA；所述第一分频器接收外部参考的第一时钟信号，并通过所述第一计数器将所述第一时钟信号转换成第一计数值；所述第二分频器接收芯片内产生的第二时钟信号，并通过所述第二计数器将所述第二时钟信号转换成第二计数值；所述比较器对所述第一计数值及第二计数值进行比较，并将比较结果发送给FPGA；当所述比较结果相等时，所述FPGA控制电路停止工作，并输出完成标识；当所述比较结果不相等时，所述FPGA控制所述第一分频器或所述第二分频器以预设步进值改变分频比，使得调整后的第一计数值与第二计数值相等，并将调整步数发送给修调电路来改变所述第二时钟信号。
[0006]在一个实施例中，还包括第一多路复用器、第二多路复用器、第一模拟数字转换器、第二模拟数字转换器；所述第一多路复用器的输入端连接所述第一时钟信号，所述第一多路复用器的第一输出端连接所述第一分频器的输入端，所述第一多路复用器的第二输出端连接所述第一模拟数字转换器的输入端，所述第一模拟数字转换器的输出端连接所述FPGA的输入端；所述第一多路复用器的控制端连接所述第二多路复用器的控制端；所述第
二多路复用器的输入端连接所述第二时钟信号，所述第二多路复用器的第一输出端连接所述第二分频器的输入端，所述第二多路复用器的第二输出端连接所述第二模拟数字转换器的输入端，所述第二模拟数字转换器的输出端连接所述FPGA的输入端。
[0009]在一个实施例中，所述比较器包括多个串联的结构相同的比较单元；所述比较单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管；第一晶体管的源极、第二晶体管的源极、第三晶体管的源极连接第一输入端，第一晶体管的漏极、第二晶体管的漏极、第八晶体管的漏极连接第一输出端，，第三晶体管的漏极连接第四晶体管的源极，第四晶体管的漏极、第五晶体管的漏极、第六晶体管的漏极连接第二输出端；所述第一晶体管的栅极连接第一时钟信号，第二晶体管的栅极连接第二时钟信号，第三晶体管的栅极连接第一时钟信号，第四晶体管的栅极连接第二时钟信号的反信号；第五晶体管的源极、第六晶体管的源极、第七晶体管的源极连接第二输入端，第七晶体管的漏极连接第八晶体管的源极，第五晶体管的栅极连接第一时钟信号的反信号，第六晶体管的栅极连接第二时钟信号的反信号，第七晶体管的栅极连接第一时钟信号的反信号，第八晶体管的栅极连接第二时钟信号。
[0010]在一个实施例中，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管均为NMOS晶体管。
[0011]在一个实施例中，所述第一时钟信号来源于外部测试台；所述第二时钟信号来源于内部RC振荡器。
[0012]本专利技术的第二方面提供了一种芯片内建自测试方法，应用如上述任一项所述的芯片内建自测试电路进行测试。
[0013]本专利技术的第三方面提供了一种半导体装置，包含如上述任一项所述的芯片内建自测试电路。
[0014]利用本专利技术所提供的方案，一方面，通过比较器的比较结果来判断分频器的调整方式，通过A/D转换的结果来计算具体的调整值，将两者相结合能使得修调值的计算更加迅速准确，从而提升了芯片自测试的效率。另一方面，本专利技术公开的比较器结构简单，并且比较速度快，为芯片自测试提升效率提供了基础。
附图说明
[0015]通过参考附图阅读下文的详细描述，本专利技术示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本专利技术的若干实施方式，并且相同或对应的标号表示相同或对应的部分，其中：
[0016]图1是示出根据本专利技术实施例的内建自测试系统；
[0017]图2是示出根据本专利技术实施例的内建自测试电路；
[0018]图3是示出根据本专利技术实施例的比较器模块；
[0019]图4是示出根据本专利技术实施例的比较器单元电路结构。
具体实施方式
[0020]下面将结合本专利技术实施方式中的附图，对本专利技术实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本专利技术一部分实施方式，而不是全部的实施方
式。基于本专利技术中的实施方式，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本专利技术保护的范围。
[0021]应当理解，本专利技术的权利要求、说明书及附图中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。本专利技术的说明书和权利要求书中使用的术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
[0022]还应当理解，在此本专利技术说明书中所使用的术语仅仅是出于描述特定实施方式的目的，而并不意在限定本专利技术。如在本专利技术说明书和权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。还应当进一步理解，在本专利技术说明书和权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
[0023][0024]如在本说明书和权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当.本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片内建自测试电路，其特征在于，包括第一分频器、第二分频器、第一计数器、第二计数器、比较器及FPGA；所述第一分频器接收外部参考的第一时钟信号，并通过所述第一计数器将所述第一时钟信号转换成第一计数值；所述第二分频器接收芯片内产生的第二时钟信号，并通过所述第二计数器将所述第二时钟信号转换成第二计数值；所述比较器对所述第一计数值及第二计数值进行比较，并将比较结果发送给FPGA；当所述比较结果相等时，所述FPGA控制电路停止工作，并输出完成标识；当所述比较结果不相等时，所述FPGA控制所述第一分频器或所述第二分频器以预设步进值改变分频比，使得调整后的第一计数值与第二计数值的差值满足精度要求，并将调整步数发送给修调电路来改变所述第二时钟信号。2.根据权利要求1所述的芯片内建自测试电路，其特征在于，还包括第一多路复用器、第二多路复用器、第一模拟数字转换器、第二模拟数字转换器；所述第一多路复用器的输入端连接所述第一时钟信号，所述第一多路复用器的第一输出端连接所述第一分频器的输入端，所述第一多路复用器的第二输出端连接所述第一模拟数字转换器的输入端，所述第一模拟数字转换器的输出端连接所述FPGA的输入端；所述第一多路复用器的控制端连接所述第二多路复用器的控制端；所述第二多路复用器的输入端连接所述第二时钟信号，所述第二多路复用器的第一输出端连接所述第二分频器的输入端，所述第二多路复用器的第二输出端连接所述第二模拟数字转换器的输入端，所述第二模拟数字转换器的输出端连接所述FPGA的输入端。3.根据权利要求1或2所述的芯片内建自测试电路，其特征在于，所述比较器包...

【专利技术属性】
技术研发人员：刘泽义，高鹰，
申请(专利权)人：青鸟消防股份有限公司，
类型：发明
国别省市：