电路时序优化方法、装置、电子设备及存储介质制造方法及图纸

本申请实施方式提供了一种电路时序优化方法、装置、电子设备及存储介质。该电路时序优化方法包括：获取第一电路的违例路径；生成与第一电路的违例路径对应的多个第二电路；将多个第二电路与第一电路进行形式验证；以及将通过了形式验证且不存在违例路径的第二电路确定为目标优化电路。根据本申请实施方式的电路时序优化方法、装置、电子设备及存储介质可降低时序优化的出错概率，提升时序优化的效率。提升时序优化的效率。提升时序优化的效率。

【技术实现步骤摘要】
电路时序优化方法、装置、电子设备及存储介质


[0001]本申请的实施方式涉及集成电路
，更具体地，涉及一种电路时序优化方法、电路时序优化装置、电子设备及计算机可读存储介质。

技术介绍

[0002]时序分析是大规模集成电路设计中的重要环节之一，可用来评定集成电路设计在特定工作频率下的正常工作的能力。时序分析报告可提供不满足时序要求的时序路径信息，通过对这些时序路径进行时序优化能够改善电路的整体时序性能。
[0003]在一些相关技术中，设计人员需要阅读时序分析报告，并选取不满足时序要求的时序路径(即违例路径)，然后对该违例路径进行人为修正，接着对修正后的电路进行功能验证和时序分析，以判断修正后的电路是否同时满足功能和时序的设计需求，若“否”，则设计人员需要调整对该违例路径的修正方案，并再次对修正后的电路进行功能验证和时序分析，直到修正后的电路同时满足功能和时序的设计需求。
[0004]然而，这种电路时序优化方法通常需要经过多次人为修正、功能验证以及时序分析的迭代才能最终确定出目标优化电路，因此需要消耗较多的人力资源并且效率较低，影响集成电路的设计周期。同时受限于设计人员的知识背景，人为修正容易遗漏修正方案，从而难以确定出目标优化电路。

技术实现思路

[0005]本申请提供了一种可至少部分解决现有技术中存在的上述问题或本领域其它问题的一种电路时序优化方法、装置、电子设备及存储介质。
[0006]第一方面，本申请的一些实施方式提供了一种电路时序优化方法。该电路时序优化方法包括：获取第一电路的违例路径；生成与第一电路的违例路径对应的多个第二电路；将多个第二电路与第一电路进行形式验证；以及将通过了形式验证且不存在违例路径的第二电路确定为目标优化电路。
[0007]在一些实施方式中，违例路径包括组合逻辑，每个第二电路可包括在组合逻辑中插入至少一级寄存器后得到的电路。
[0008]在一些实施方式中，该电路时序优化方法还可包括：根据组合逻辑的逻辑级数，确定至少一级寄存器将要在组合逻辑中的插入位置；以及根据确定的插入位置在组合逻辑中插入至少一级寄存器。
[0009]在一些实施方式中，获取第一电路的违例路径的步骤可包括：获取第一电路的候选违例路径，其中，候选违例路径包括组合逻辑；以及将候选违例路径中组合逻辑的逻辑级数大于级数阈值的路径，确定为违例路径。
[0010]在一些实施方式中，第一电路包括多层级的模块，其中，生成与第一电路的违例路径对应的多个第二电路的步骤可包括：将在最低层级上与违例路径所在模块连接的时序路径确定为相关路径；以及生成与违例路径及其相关路径对应的多个第二电路。
[0011]在一些实施方式中，将通过了形式验证且不存在违例路径的第二电路确定为目标优化电路的步骤可包括：根据第二电路的占用面积和/或时间余量信息，将通过了形式验证且不存在违例路径的第二电路确定为目标优化电路。
[0012]在一些实施方式中，时间余量信息包括在第二电路中与违例路径对应的时序路径的时间余量，其中，可将第二电路的占用面积小于面积阈值和/或时间余量大于余量阈值确定为目标优化电路。
[0013]在一些实施方式中，获取第一电路的违例路径的步骤可包括：根据第一电路对应的第一RTL代码和时序约束条件进行第一次逻辑综合；以及根据第一次逻辑综合后得到的第一时序分析结果获取违例路径。
[0014]在一些实施方式中，多个第二电路对应于多个第二RTL代码，将多个第二电路与第一电路进行形式验证的步骤可包括：根据各个第二RTL代码与第一RTL代码的比对结果，确定出通过了形式验证的第二电路。
[0015]在一些实施方式中，将通过了形式验证且不存在违例路径的第二电路确定为目标优化电路的步骤可包括：根据通过了形式验证的第二电路对应的第二RTL代码和时序约束条件，进行第二次逻辑综合；以及根据第二次逻辑综合后得到的第二时序分析结果，将不存在违例路径的第二电路确定为目标优化电路。
[0016]第二方面，本申请的一些实施方式提供了一种电路时序优化装置。该电路时序优化装置包括：获取模块，被配置为获取第一电路的违例路径；生成模块，被配置为生成与第一电路的违例路径对应的多个第二电路；验证模块，被配置为将多个第二电路与第一电路进行形式验证；以及确定模块，被配置为将通过了形式验证且不存在违例路径的第二电路确定为目标优化电路。
[0017]第三方面，本申请的一些实施方式提供了一种电子设备，该电子设备包括：至少一个处理器；以及，与至少一个处理器通信连接的存储器，其中，存储器存储有可被至少一个处理器执行的指令，指令被至少一个处理器执行，以使至少一个处理器能够执行如上述实施方式提及的电路时序优化方法。
[0018]第四方面，本申请的一些实施方式提供了一种计算机可读存储介质，计算机可读存储介质存储有计算机程序，其中，计算机程序被处理器执行时，实现如上述实施方式提及的电路时序优化方法。
[0019]根据本申请实施方式提供的一种电路时序优化方法、装置、电子设备及存储介质，在获取第一电路的违例路径之后，通过对违例路径修正以生成多个第二电路；接着将多个第二电路与第一电路进行形式验证，即将多个第二电路满足功能要求的电路筛选出来；然后将通过了形式验证且不存在违例路径的第二电路确定为目标优化电路，即将上述满足功能要求的第二电路根据时序要求进一步筛选，从而确定出满足功能和时序要求的目标优化电路，能够应对在现有技术的修正过程中的反复迭代操作导致的效率较低、人力开销较大的问题，同时可降低时序优化的出错概率，提升时序优化的效率。
附图说明
[0020]通过阅读参照以下附图所作的对非限制性实施方式所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1是根据本申请示例性实施方式的电路时序优化方法的流程图；图2是根据本申请示例性实施方式的第一电路的时序路径的示意图；图3是根据本申请示例性实施方式的第一电路的违例路径的示意图；图4是根据本申请示例性实施方式的违例路径对应的多个修正路径的示意图；图5是根据本申请另一示例性实施方式的电路时序优化方法的流程图；图6是根据本申请实施方式的多层级的第一电路的架构图；图7是根据本申请示例性实施方式的电路时序优化装置的框图；以及图8是根据本申请示例性实施方式的电子设备的框图。
具体实施方式
[0021]为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。
[0022]本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。
[0023]除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电路时序优化方法，其特征在于，包括：获取第一电路的违例路径；生成与所述第一电路的违例路径对应的多个第二电路；将所述多个第二电路与所述第一电路进行形式验证；以及将通过了所述形式验证且不存在违例路径的第二电路确定为目标优化电路。2.根据权利要求1所述的优化方法，其中，所述违例路径包括组合逻辑，每个所述第二电路包括在所述组合逻辑中插入至少一级寄存器后得到的电路。3.根据权利要求2所述的优化方法，其中，所述方法还包括：根据所述组合逻辑的逻辑级数，确定所述至少一级寄存器将要在所述组合逻辑中的插入位置；以及根据确定的插入位置在所述组合逻辑中插入所述至少一级寄存器。4.根据权利要求1所述的优化方法，其中，获取第一电路的违例路径的步骤包括：获取所述第一电路的候选违例路径，其中，所述候选违例路径包括组合逻辑；以及将所述候选违例路径中组合逻辑的逻辑级数大于级数阈值的路径，确定为所述违例路径。5.根据权利要求1至4中任一项所述的优化方法，其中，所述第一电路包括多层级的模块，其中，生成与所述第一电路的违例路径对应的多个第二电路的步骤包括：将在最低层级上与所述违例路径所在模块连接的时序路径确定为相关路径；以及生成与所述违例路径及其相关路径对应的多个所述第二电路。6.根据权利要求1或2所述的优化方法，其中，将通过了所述形式验证且不存在违例路径的第二电路确定为目标优化电路的步骤包括：根据所述第二电路的占用面积和/或时间余量信息，将通过了所述形式验证且不存在违例路径的第二电路确定为目标优化电路。7.根据权利要求6所述的优化方法，其中，所述时间余量信息包括在所述第二电路中与所述违例路径对应的时序路径的时间余量，其中，将所述第二电路的占用面积小于面积阈值和/或所述时间余量大于余量阈值确定为目标优化电路。8.根据权利...

【专利技术属性】
技术研发人员：请求不公布姓名，
申请(专利权)人：摩尔线程智能科技北京有限责任公司，
类型：发明
国别省市：