一种对FPGA动态可重构区进行时序分析的方法及装置制造方法及图纸

本发明专利技术提供了一种对FPGA动态可重构区进行时序分析的方法及装置，根据信号走向将从静态向动态区连接的模块端口记作input，从动态向静态区连接的模块端口记作output，将input之前的路径节点即位于静态区的部分看作一个虚拟输入端口，将output后到终点位于静态区中所有路径节点看作一个虚拟输出端口，如此，在对整个FPGA做全路径分析时，记算了源点到虚拟输入端口的延时，虚拟输出端口到终点的延时并保存在时序报告中，在对动态可重构区做时序分析时，只需要计算动态区的时序路径部分延时即可，由于不需要对已经计算过的部分时序路径延时进行计算，从而可以节省大量时间，进而可以快速得到时序分析报告。快速得到时序分析报告。快速得到时序分析报告。

【技术实现步骤摘要】
一种对FPGA动态可重构区进行时序分析的方法及装置


[0001]本专利技术属于FPGA领域，尤其是涉及一种对FPGA动态可重构区进行时序分析的方法及装置。

技术介绍

[0002]软件的部分重新配置(PR)特性允许可动态地重新配置FPGA的一部分,而设备的其余部分继续运行。
[0003]在FPGA的逻辑层次结构中划分设计分区，每个设计分区都是独立合成的,然后合并为一个完整的netlist，功能可变区被称为动态区，其它区域被称为静态区。动态区可以实现不同的功能，也可以对功能进行升级。
[0004]在动态升级过程中，需要对升级后的动态区进行时序分析，怎样快速对动态区进行时序分析就显得尤为重要。

技术实现思路

[0005]本专利技术所要解决的技术问题是为了快速对动态可重构的动态区进行时序分析，提出了一种对FPGA动态可重构区进行时序分析的方法及装置。
[0006]为解决上述技术问题，本专利技术所采用的技术方案是：一种对FPGA动态可重构区进行时序分析的方法，包括以下步骤：步骤1：根据动态可重构区的结构，找出在装箱时标记的对动态区与静态区进行连接的模块cell，将这些模块cell保存为连接区；步骤2：根据信号走向将连接区中从静态区向动态区连接的模块cell的端口记作input端口，从动态区向静态区连接的模块cell的端口记作output端口，并根据信号路径找出input端口所在的信号路径中的所有源点source，以及output端口所在的信号路径中的所有终点sink；步骤3：根据连接区中的input端口将信号路径中input所在模块cell点到源点source的所有路径节点，看作一个虚拟输入模块中的一个虚拟输入端口i_buf，根据连接区中的output端口将信号路径中output所在模块cell点到终点sink的所有路径节点，看作一个虚拟输出模块中的一个虚拟输出端口o_buf；步骤4：对动态可重构区进行时序分析时，只需计算动态区中input端口后驱的路径节点的延时加上虚拟输入端口i_buf到input端口的延时，以及计算output端口前驱的路径节点到output端口的延时加上output端口到虚拟输出端口o_buf的延时。
[0007]进一步地，步骤3中虚拟输入端口i_buf到input端口的延时为：在对整个FPGA做全路径分析时，计算所有源点source开始到input端口的延时，将最大延时记作虚拟输入端口i_buf到input端口的延时input_delay，并记录最大延时所对应的源点source对应的时钟。
[0008]进一步地，步骤3中output端口到虚拟输出端口o_buf的延时为：在对整个FPGA做全路径分析时，计算从output端口到所有终点sink的延时，将最大延时记作output端口到
虚拟输出端口o_buf的延时output_delay，记录最大延时所在的终点sink对应的时钟。
[0009]5.根据权利要求2或3所述的方法，其特征在于，步骤6中对动态区进行时序分析时，将虚拟输入端口i_buf放到source列表中，将虚拟输出端口o_buf放到sink列表中，遍历source列表中的所有source点，计算一条条路径中从源点source发起的到终点sink的延时，当source点为虚拟输入端口时，则路径总延时为在动态区计算出的延时加上延时input_delay，当sink点为虚拟输出端口o_buf时，则路径总延时为在动态区计算出的延时加上延时output_delay。
[0010]本专利技术还提供了一种对FPGA动态可重构区进行时序分析装置，包括以下模块：连接区构建模块：用于根据动态可重构区的结构，找出在装箱时标记的对动态区与静态区进行连接的模块cell，将这些模块cell保存为连接区；连接区端口查找模块：用于根据信号走向将连接区中从静态区向动态区连接的模块cell的端口记作input端口，从动态区向静态区连接的模块cell的端口记作output端口，并根据信号路径找出input端口所在的信号路径中的所有源点source，以及output端口所在的信号路径中的所有终点sink；虚拟输入输出模块：用于根据连接区中的input端口将信号路径中input所在模块cell点到源点source的所有路径节点，看作一个虚拟输入模块中的一个虚拟输入端口i_buf，根据连接区中的output端口将信号路径中output所在模块cell点到终点sink的所有路径节点，看作一个虚拟输出模块中的一个虚拟输出端口o_buf；时序分析模块：对动态可重构区进行时序分析时，只需计算动态区中input端口后驱的路径节点的延时加上虚拟输入端口i_buf到input端口的延时，以及计算output端口前驱的路径节点到output端口的延时加上output端口到虚拟输出端口o_buf的延时。
[0011]采用上述技术方案，本专利技术具有如下有益效果：本专利技术提供的一种对FPGA动态可重构区进行时序分析的方法及装置，通过将连接区中的模块进行整理，按照信号走向将从静态区向动态区连接的模块cell的端口记作input端口，从动态区向静态区连接的模块cell的端口记作output端口，将input端口之前的路径节点看作一个虚拟模块中的一个虚拟输入端口，将output端口之后的所有路径节点看作一个虚拟输出模块中的一个虚拟输出端口，如此，在对整个FPGA做完全功能时序分析记录时，则记录source点到虚拟输入模块的虚拟输入端口的延时input_delay，虚拟输出模块的输出端口到sink点的延时output_delay并保存在时序报告中，在对动态区做时序分析时，由于将i_buf放到source列表中，将虚拟输出端口o_buf放到sink列表中，直接遍历source列表中的所有source点，计算一条条路径中从源点source发起的到终点sink的延时，加上已经预先保存在时序报告中的input_delay和output_delay，即可快速得到时序分析报告。
附图说明
[0012]图1为本专利技术系统流程图；图2为静态区和动态区中input和output端口示意图；图3为虚拟模块的虚拟端口示意图；图4为input端口延时示意图；
图5为output端口延时示意图。
具体实施方式
[0013]下面将结合附图对本专利技术的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0014]动态可重构是在FPGA设计时，将其中的一个或多个模块设计成可升级或可重构。这样在使用过程中，不断电的情况下会下也会对指定模块进行升级或重构。
[0015]图1至图5示出了本专利技术一种对FPGA动态可重构区进行时序分析的方法的具体实施例，如图1所示，包括以下步骤：步骤1：根据动态可重构区的结构，找出在装箱时标记的对动态区与静态区进行连接的模块cell本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种对FPGA动态可重构区进行时序分析的方法，其特征在于，包括以下步骤：步骤1：根据动态可重构区的结构，找出在装箱时标记的对动态区与静态区进行连接的模块cell，将这些模块cell保存为连接区；步骤2：根据信号走向将连接区中从静态区向动态区连接的模块cell的端口记作input端口，从动态区向静态区连接的模块cell的端口记作output端口，并根据信号路径找出input端口所在的信号路径中的所有源点source，以及output端口所在的信号路径中的所有终点sink；步骤3：根据连接区中的input端口将信号路径中input所在模块cell点到源点source的所有路径节点，看作一个虚拟输入模块中的一个虚拟输入端口i_buf，根据连接区中的output端口将信号路径中output所在模块cell点到终点sink的所有路径节点，看作一个虚拟输出模块中的一个虚拟输出端口o_buf；步骤4：对动态可重构区进行时序分析时，只需计算动态区中input端口后驱的路径节点的延时加上虚拟输入端口i_buf到input端口的延时，以及计算output端口前驱的路径节点到output端口的延时加上output端口到虚拟输出端口o_buf的延时。2.根据权利要求1所述的方法，其特征在于，步骤3中虚拟输入端口i_buf到input端口的延时为：在对整个FPGA做全路径分析时，计算所有源点source开始到input端口的延时，将最大延时记作虚拟输入端口i_buf到input端口的延时input_delay，并记录最大延时所对应的源点source对应的时钟。3.根据权利要求1所述的方法，其特征在于，步骤3中output端口到虚拟输出端口o_buf的延时为：在对整个FPGA做全路径分析时，计算从output端口到所有终点sink的延时，将最大延时记作output端口到虚拟输出端口o_buf的延时output_delay，记录最大延...

【专利技术属性】
技术研发人员：曲志明，
申请(专利权)人：中科亿海微电子科技苏州有限公司，
类型：发明
国别省市：