OCV缩放因子的获取方法技术

本发明专利技术公开了一种OCV缩放因子的获取方法包括如下步骤：步骤一、在芯片的多处设置第一时序电路，第一信号输入端和第一信号输入电路相连，第一时钟信号输入端和第一时钟输入电路输出的第一时钟信号相连。第一信号输入电路具有第一延迟时间且能调节。第一时钟输入电路具有第二延迟时间且能调节。步骤二、设定第一建立时间和第一保持时间的裕量值。步骤三、选取芯片的多处的第一时序电路，按照所设定的裕量值调节第一和第二延迟时间，使得第一信号输入端的数据稳定时间满足第一建立时间和第一保持时间的要求。步骤四、重复步骤二和三直至得到第一建立时间和第一保持时间的最佳裕量值。本发明专利技术能获取被测试的时序电路的建立和保持时间的最佳裕量值。时间的最佳裕量值。时间的最佳裕量值。

【技术实现步骤摘要】
OCV缩放因子的获取方法


[0001]本专利技术涉及一种半导体集成电路的制造方法，特别是涉及一种片上变化(on chip variation，OCV)缩放因子的获取方法。

技术介绍

[0002]由于硅衬底芯片工艺的限制，同一颗芯片上不同位置的晶体管的性能会有差异。芯片设计仿真所需的时序模型，不同器件在同一时间仅考虑相同PVT(Process Voltage Temperature)的时序，PVT是指芯片工作条件，静态时序分析通常是在特定工作条件下执行的；而实际上芯片的PVT不会落在同一点上，而是一个范围；如有时序关系的一些单元，有的PVT在0.99/1.17V/24℃，而有些PVT则在1.01/1.21V/30℃；这种情形下的时序分析必然有误差，那么就要考虑留有裕量。其中，时序裕量是指足够的数据建立、保持时间。如图1所示，是现有时序电路的数据建立和保持时间的示意图；曲线101为时序电路如D触发器(FF)的输入数据的曲线，曲线102为现有时序电路输入的时钟信号曲线；时序电路要实现正确的数据输出，则需要在曲线102的上升沿之前的数据建立时间内曲线101中的数据信号需要保持稳定以及在曲线102的上升沿之后的数据保持时间内曲线101中的数据信号需要保持稳定。图1中，数据建立时间采用Tsetup表示，数据保持时间采用Thold表示。也即，数据信号保持稳定的起点需要早于时钟信号的上升沿减去Tsetup，以及数据信号保持稳定的终点需要晚于时钟信号的上升沿加Thold，对应的差值越大，则时序裕值也就越大。
[0003]由于芯片上具有OCV，OCV是指在同一芯片上，由于工艺的误差及芯片实际工作环境的差异，导致不同位置的器件性能不一样。所以，同一芯片上不同位置处对应的时序电路的Thold，Tsetup具有由于OCV引起的差异，为了克服OCV的差异的不利影响，时序裕值需要增大，在设计中，时序裕值和OCV缩放因子相对应，通过OCV缩放因子能改变时序电路对应的路径如发射路径或捕获路径上的器件单元的延迟时间，从而得到对应的时序裕值。
[0004]现有方法中，设置裕量会采用其他厂商或工艺平台的参考值，但是实际上不同工艺的OCV情况不尽相同。OCV情况不同时，对应的时序裕量设置应当也不同，为了使各种不同OCV情况下数据建立和保证都满足要求，现有方法需要设置较大的时序裕量。原因为：因为芯片上不同位置的晶体管性能会有差异，有时序关系的相同单元在芯片上所处位置不同，门级延时也会有差异，而库时序模型中PVT只是描述一个“点”，所以留有一定数值时序裕量，才能保证电路逻辑不会出错。
[0005]但是，现有方法具有如下不利后果：
[0006]在芯片设计时序收敛时，由于时序裕量过大，修复时序将会增加许多冗余单元，导致芯片局部连线困难，或者说时序收敛较难；反之，如果裕量太小，时序问题会导致芯片功能出错。

技术实现思路

[0007]本专利技术所要解决的技术问题是提供一种OCV缩放因子的获取方法，能获取被测试
的时序电路如触发器的建立时间和保持时间的最佳裕量值，从而能防止时序电路的建立时间和保持时间的裕量值过大所带来的缺陷如需要插入过多的冗余逻辑电路以及增加布局布线难度，从而有利于设计时序收敛；同时还能防止时序电路的建立时间和保持时间的裕量值过小所带来因逻辑时序问题而产生的芯片功能错误，所以能提高时序电路的建立时间和保持时间的裕量值的可靠性。
[0008]为解决上述技术问题，本专利技术提供的OCV缩放因子的获取方法包括如下步骤：
[0009]步骤一、在芯片的多处设置第一时序电路，所述第一时序电路包括第一信号输入端、第一时钟信号输入端和第一信号输出端。
[0010]所述第一时序电路的第一信号输入端和第一信号输入电路相连。
[0011]所述第一时序电路的第一时钟信号输入端和第一时钟信号相连，所述第一时钟信号由第一时钟输入电路输出，所述第一时钟输入电路的输入端连接输入时钟信号。
[0012]所述第一时序电路具有第一建立时间和第一保持时间；所述芯片的各位置处的所述第一时序电路的第一建立时间和第一保持时间具有OCV差异。
[0013]所述第一信号输入电路具有第一延迟时间，所述第一延迟时间的大小能通过所述第一时钟输入电路调节。
[0014]所述第一时钟输入电路具有第二延迟时间，所述第二延迟时间的大小能通过所述第一时钟输入电路调节。
[0015]步骤二、设定所述第一建立时间的裕量值以及所述第一保持时间的裕量值。
[0016]步骤三、选取所述芯片的多处的所述第一时序电路，按照所设定的所述第一建立时间的裕量值以及所述第一保持时间的裕量值调节所述第一延迟时间和所述第二延迟时间，使得所述第一时序电路的所述第一信号输入端的数据稳定时间满足所述第一建立时间和所述第一保持时间的要求。
[0017]步骤四、重复步骤二和步骤三直至得到所述第一建立时间的最佳裕量值以及所述第一保持时间的最佳裕量值。
[0018]进一步的改进是，步骤一中，所述第一时序电路采用第一触发器。
[0019]进一步的改进是，所述第一触发器采用第一D触发器。
[0020]进一步的改进是，所述第一信号输入电路包括第二时序电路和组合逻辑(combination logic)电路。
[0021]所述第二时序电路包括第二信号输入端、第二时钟信号输入端和第二信号输出端。
[0022]所述第二时序电路的第二信号输入端和输入信号相连。
[0023]所述第二时序电路的第二时钟信号输入端和第二时钟信号相连，所述第二时钟信号由第二时钟输入电路输出，所述第二时钟输入电路的输入端连接所述输入时钟信号。
[0024]所述第二时序电路的第二信号输出端连接所述组合逻辑电路的输入端，所述组合逻辑电路的输出端连接所述第一时序电路的第一信号输入端。
[0025]所述第一延迟时间的大小能通过所述所述组合逻辑电路调节。
[0026]进一步的改进是，所述第二时序电路采用第二触发器。
[0027]进一步的改进是，所述第二触发器采用第二D触发器。
[0028]进一步的改进是，步骤二中，同时设定所述第一建立时间的多级裕量值以及同时
所述第一保持时间的多级裕量值。
[0029]进一步的改进是，步骤四中，在进行重复步骤二和步骤三的循环步骤中，采用逐次逼近的方式得到所述第一建立时间的最佳裕量值以及所述第一保持时间的最佳裕量值。
[0030]进一步的改进是，OCV缩放因子和所述第一建立时间的最佳裕量值以及所述第一保持时间的最佳裕量值成比例。
[0031]进一步的改进是，步骤三中，所述第一时序电路的所述第一信号输入端的数据稳定时间满足所述第一建立时间和所述第一保持时间的要求包括：
[0032]所述第一信号输入端的数据稳定阶段的起始时间早于所述第一时钟信号的上升沿减所述第一建立时间。
[0033]所述第一信号输入端的数据稳定阶段的终点时间晚于所述第一时钟信号的上升沿加本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种OCV缩放因子的获取方法，其特征在于，包括如下步骤：步骤一、在芯片的多处设置第一时序电路，所述第一时序电路包括第一信号输入端、第一时钟信号输入端和第一信号输出端；所述第一时序电路的第一信号输入端和第一信号输入电路相连；所述第一时序电路的第一时钟信号输入端和第一时钟信号相连，所述第一时钟信号由第一时钟输入电路输出，所述第一时钟输入电路的输入端连接输入时钟信号；所述第一时序电路具有第一建立时间和第一保持时间；所述芯片的各位置处的所述第一时序电路的第一建立时间和第一保持时间具有OCV差异；所述第一信号输入电路具有第一延迟时间，所述第一延迟时间的大小能通过所述第一时钟输入电路调节；所述第一时钟输入电路具有第二延迟时间，所述第二延迟时间的大小能通过所述第一时钟输入电路调节；步骤二、设定所述第一建立时间的裕量值以及所述第一保持时间的裕量值；步骤三、选取所述芯片的多处的所述第一时序电路，按照所设定的所述第一建立时间的裕量值以及所述第一保持时间的裕量值调节所述第一延迟时间和所述第二延迟时间，使得所述第一时序电路的所述第一信号输入端的数据稳定时间满足所述第一建立时间和所述第一保持时间的要求；步骤四、重复步骤二和步骤三直至得到所述第一建立时间的最佳裕量值以及所述第一保持时间的最佳裕量值。2.如权利要求1所述的OCV缩放因子的获取方法，其特征在于：步骤一中，所述第一时序电路采用第一触发器。3.如权利要求2所述的OCV缩放因子的获取方法，其特征在于：所述第一触发器采用第一D触发器。4.如权利要求1或2或3所述的OCV缩放因子的获取方法，其特征在于：所述第一信号输入电路包括第二时序电路和组合逻辑电路；所述第二时序电路包括第二信号输入端、第二时钟信号输入端和第二信号输出端；所述第二时序电路的第二信号输入端和输入信号相连；所述第二时序电路的第二时钟信号输入端和第二时钟信号相连，所述第二时钟信号由第二时钟输入电路输出，所述第二时钟输入电路的输入端连接所述输入时钟信号；所述第二时序电路的第二信号输出端连接所述组合逻辑电路的输入端，所述组合逻辑电路的输出端连接所述第一时序电路的第一信号输入端；所述第一延迟时间的大小能通过所述所述组合逻辑电路调节。5.如权利要求4所述的OCV缩放因子的获取方法，其特征在于：所述第二时序电路采用第二触发器。6.如权利要求5所述的OCV缩放因子的获取方法，其特征在于：所述第二触发器采用第二D触...

【专利技术属性】
技术研发人员：周喆，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：