静电放电电路制造技术

一种连接在至少三个端子之间的静电放电电路，该静电放电电路包括至少一个静电放电电路元件，该静电放电电路元件进一步包括包含处于浮动状态的主体的至少一个电路元件。处于浮动状态的主体可以提供对静电电流放电的通路。该静电放电电路可以是一个上拉电路、多个上拉电路、一个下拉电路、多个下拉电路、一个电源箝位、多个电源箝位、或者其他类似的电路或多个电路。至少三个端子可以包括一个或多个电源端、一个或多个接地端、和／或一个或多个Ｉ／Ｏ端。

【技术实现步骤摘要】

本专利技术涉及一种静电放电电路。
技术介绍
众所周知，电子集成电路中出现故障的原因是曝露大的和/或突然的静电放电(ESD)。当充电的器件与集成电路接触时，例如，当电路的部分连接到电源(包括地)时，所积累的静电电荷可能快速放电。所述放电可以引起对集成电路的损坏，导致氧化物和/或其他薄膜的介质击穿，并且由于电路上的p-n结的反向击穿而引起通过集成电路的相对小的区域的较高电平传导。静电放电(ESD)可能对集成电路的可靠性起作用。而且，随着集成电路的尺寸减小，ESD忍耐力也可能降低。具体他，作为高电流密度和低电压耐受力的结果，随着IC变得越小和/或越快，它们的保护电路对损害的敏感度可能增加。而且，随着轻掺杂漏极(LDD)区变得比源极/漏极扩散区域更窄，对于给定的电流电平，在LDD区中可能具有更高的电流密度，这意味着可能存在更多的局部加热。另外，硅化源极/漏极扩散区通过在器件的表面处集中电流以及减少分散电流所需的稳流(ballasting)阻抗也可以产生电流局部化，从而。另外，MOS晶体管的更薄栅极氧化物可能更易受高场压力，例如，介质击穿。具体地，在混合电压应用中，一些组件或集成电路可以以本文档来自技高网...

【技术保护点】
一种静电放电电路，其连接在至少三个端子之间，该静电放电电路包括：　　　　至少一个静电放电电路元件，该静电放电电路元件进一步包括包含处于浮动状态的管体的至少一个电路元件。

【技术特征摘要】
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【专利技术属性】
技术研发人员：全灿熙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]