一种提高UIS性能的SGT-MOSFET及其制造方法技术

本发明专利技术公开了一种提高UIS性能的SGT

【技术实现步骤摘要】
一种提高UIS性能的SGT
‑
MOSFET及其制造方法


[0001]本专利技术属于电子工程
，涉及一种提高UIS性能的SGT
‑
MOSFET及其制造方法。

技术介绍

[0002]传统SGT
‑
MOSFET的沟槽结构由两个多晶硅部分组成：上半部分是控制栅，下半部分是屏蔽栅，屏蔽栅位于控制栅下方，如附图1所示。器件导通时漏极电流沿着沟槽的纵向侧壁，在体区表面形成反型层沟道，电子从源区通过沟道后，进入槽栅底部的漂移区，然后电流在整个元胞横截面宽度内展开。由于源区与体区之间的掺杂浓度分布平缓，体区电阻较高，所以寄生的源
‑
体
‑
外延层双极晶体管很容易打开，SGT
‑
MOSFET会发生二次击穿，使器件温度升高，UIS性能下降，从而对器件造成永久性损坏。

技术实现思路

[0003]针对这些缺点，本专利技术提供了一种SGT
‑
MOSFET的制造方法，通过在体与源之间形成的抗穿通层，在体和源之间产生高掺杂浓度区域，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种提高UIS性能的SGT
‑
MOSFET，其特征在于，在P型体区(3)与N+源区(4)之间设有抗穿通层(8)。2.根据权利要求1所述的提高UIS性能的SGT
‑
MOSFET，其特征在于，所述抗穿通层(8)的掺杂浓度高于所述P型体区(3)的掺杂浓度。3.根据权利要求1或2所述的提高UIS性能的SGT
‑
MOSFET，其特征在于，所述抗穿通层(8)的掺杂浓度在1E+16atoms/cm3和8E+17atoms/cm3之间。4.根据权利要求1
‑
3任一所述的提高UIS性能的SGT
‑
MOSFET，其特征在于，还包括衬底(1)、N型外延层(3)、多晶硅控制栅(5)、多晶硅屏蔽栅(6)、隔离介质(7)、S源级、G栅极和D漏级。5.一种根据权利要求1
‑
4任一所述的提高UIS性能的SGT
‑
MOSFET的制造方法，其特征在于，包括以下步骤：S01，在衬底(1)上的外延层(2)中形成沟槽栅极；S02，在所述外延层(2)上进行第一次推阱步骤，将P型掺杂剂扩散到外延层以形成P型主体区(3)；S03，在所述外延层(2)上进行第二次推阱步骤，将N型的掺杂剂注入到外延层以形成N+源区(4)；S04，在所述P型主体区(3)和所述N+源区(4)界面处形成一个P型的抗穿通层(8)。6.根据权利要求5所述的提高UIS性能的SGT
‑
MOSFET的制造方法，其特征在于，S01中，...

【专利技术属性】
技术研发人员：贾淑方，王芮，余健，洪学天，王尧林，赵大国，林和，
申请(专利权)人：晋芯电子制造山西有限公司晋芯先进技术研究院山西有限公司，
类型：发明
国别省市：