半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于一基底上，然后形成一第一自旋轨道转矩式(spin orbit torque,SOT)层于该MTJ堆叠结构上，形成一第一硬掩模于该第一SOT层上，再利用一第二硬掩模图案化该第一硬掩模、该第一SOT层以及该MTJ堆叠结构以形成一MTJ。一SOT层以及该MTJ堆叠结构以形成一MTJ。一SOT层以及该MTJ堆叠结构以形成一MTJ。

【技术实现步骤摘要】
半导体元件及其制作方法


[0001]本专利技术涉及一种制作半导体元件，尤其是涉及一种制作磁阻式随机存取存储器(magnetoresistive random access memory,MRAM)元件的方法。

技术介绍

[0002]已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
[0003]上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electronic compass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。

技术实现思路

[0004]本专利技术一实施例公开一种制作半导体元件的方法。首先形成一磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于一基底上，然后形成一第一自旋轨道转矩式(spin orbit torque,SOT)层于该MTJ堆叠结构上，形成一第一硬掩模于该第一SOT层上，再利用一第二硬掩模图案化该第一硬掩模、该第一SOT层以及该MTJ堆叠结构以形成一MTJ。
[0005]本专利技术另一实施例公开一种半导体元件，其主要包含一磁性隧穿结(magnetic tunneling junction,MTJ)设于基底上，第一自旋轨道转矩式(spin orbit torque,SOT)层设于该MTJ上，第二SOT层设于第一SOT层上以及一硬掩模设于第一SOT层以及第二SOT层之间。
附图说明
[0006]图1至图7为本专利技术一实施例制作一MRAM单元的方法示意图。
[0007]主要元件符号说明
[0008]12:基底
[0009]14:MRAM区域
[0010]16:逻辑区域
[0011]18:层间介电层
[0012]20:金属内连线结构
[0013]22:金属内连线结构
[0014]24:金属间介电层
[0015]26:金属内连线
[0016]28:停止层
[0017]30:金属间介电层
[0018]32:金属内连线
[0019]34:阻障层
[0020]36:金属层
[0021]38:下电极
[0022]40:MTJ堆叠结构
[0023]42:上电极
[0024]44:第一SOT层
[0025]46:硬掩模
[0026]48:MTJ
[0027]50:遮盖层
[0028]52:金属间介电层
[0029]54:第二SOT层
[0030]56:金属间介电层
[0031]58:金属内连线
[0032]60:停止层
[0033]62:金属间介电层
[0034]64:金属内连线
[0035]66:间隙壁
[0036]68:硬掩模
具体实施方式
[0037]请参照图1至图7，图1至图7为本专利技术一实施例制作一MRAM单元的方法示意图。如图1所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一MRAM区域14以及一逻辑区域16。
[0038]基底12上可包含例如金属氧化物半导体(metal
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oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayer dielectric,ILD)18等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖MOS晶体管，且层间介电层18可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
[0039]然后于层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞，其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构22则包含一停止层28、一金属间介电层30以及金属内连线32镶嵌于停止层28与金属间介电层30中。
[0040]在本实施例中，金属内连线结构20中的各金属内连线26较佳包含一沟槽导体(trench conductor)，金属内连线结构22中设于MRAM区域14的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例金属内连线26中的金属层36较佳包含铜、金属内连线32中的金属层36较佳包含钨、金属间介电层24、30较佳包含氧化硅例如四乙氧基硅烷(tetraethyl orthosilicate,TEOS)、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。
[0041]接着形成一下电极38、一MTJ堆叠结构40、一上电极42、一第一自旋轨道转矩式(spinorbit torque,SOT)层44本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制作半导体元件的方法，其特征在于，包含：形成磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于基底上；形成第一自旋轨道转矩式(spin orbit torque,SOT)层于该磁性隧穿结堆叠结构上；形成第一硬掩模于该第一自旋轨道转矩式层上；以及利用第二硬掩模图案化该第一硬掩模、该第一自旋轨道转矩式层以及该磁性隧穿结堆叠结构以形成磁性隧穿结。2.如权利要求1所述的方法，其中该基底包含MRAM区域以及逻辑区域，该方法包含：形成第一金属间介电层于该基底上；形成第一金属内连线于该MRAM区域的该第一金属间介电层内；形成该磁性隧穿结堆叠结构于该第一金属间介电层以及该第一金属内连线上；形成该第一自旋轨道转矩式层于该磁性隧穿结堆叠结构上；形成该第一硬掩模于该第一自旋轨道转矩式层上；形成第二硬掩模于该第一硬掩模上；进行第一蚀刻制作工艺图案化该第二硬掩模并暴露出该第一硬掩模；以及进行第二蚀刻制作工艺图案化该第一硬掩模、该第一自旋轨道转矩式层以及该磁性隧穿结堆叠结构以形成该磁性隧穿结于该第一金属内连线上。3.如权利要求2所述的方法，其中该第一蚀刻制作工艺包含反应性离子蚀刻制作工艺。4.如权利要求2所述的方法，其中该第二蚀刻制作工艺包含离子束蚀刻制作工艺。5.如权利要求2所述的方法，另包含进行该第二蚀刻制作工艺以完全去除该第二硬掩模。6.如权利要求2所述的方法，另包含：形成遮盖层于该第一硬掩模以及该第一金属间介电层上；去除该遮盖层以形成间隙壁环绕该磁性隧穿结；形成第二金属间介电层环绕该间隙壁；形成第二自旋轨道转矩式层于该第一硬掩模以及该第二金属间介电层上；图案化该第二自旋轨道转矩式层；形成第三金属间介电层于该第二自旋轨道转矩式层上；以及形成第二金属内连线于该逻辑区域。7.如权利要求6所述的方法，其中该第二金属间介电层顶表面切齐该第一硬掩模顶表面。8....

【专利技术属性】
技术研发人员：林宏展，王裕平，林建廷，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：