【技术实现步骤摘要】
【国外来华专利技术】三维存储器装置及其形成方法
技术介绍
[0001]本公开涉及存储器装置及其制造方法。
[0002]通过改进工艺技术、电路设计、编程算法和制造工艺，平面存储器单元被缩放到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储器单元的存储密度接近上限。
[0003]三维(3D)存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于促进存储器阵列的操作的外围电路。
技术实现思路
[0004]在一个方面，一种3D存储器装置包括第一半导体结构、第二半导体结构、第三半导体结构以及第一半导体结构和第二半导体结构之间的第一键合界面。第一半导体结构包括存储器单元阵列。第二半导体结构包括存储器单元阵列的第一外围电路。第一外围电路包括第一晶体管。第三半导体结构包括存储器单元阵列的第二外围电路。第二外围电路包括第二晶体管。第一半导体结构、第二半导体结构和第三半导体结构堆叠在彼此之上。
[0005]在另一方面，一种系统包括被配置为存储数据的存储器装置。存储器...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种三维(3D)存储器装置，包括：包括存储器单元阵列的第一半导体结构；包括所述存储器单元阵列的第一外围电路的第二半导体结构，所述第一外围电路包括第一晶体管；包括所述存储器单元阵列的第二外围电路的第三半导体结构，所述第二外围电路包括第二晶体管；以及在所述第一半导体结构和所述第二半导体结构之间的第一键合界面，其中，所述第一半导体结构、所述第二半导体结构和所述第三半导体结构堆叠在彼此之上。2.根据权利要求1所述的3D存储器装置，其中所述存储器单元阵列包括NAND存储器串阵列；并且所述第一半导体结构还包括与所述NAND存储器串阵列的源极接触的第一半导体层。3.根据权利要求2所述的3D存储器装置，其中，所述第一半导体层包括单晶硅。4.根据权利要求3所述的3D存储器装置，其中，所述第一半导体层包括多晶硅。5.根据权利要求1
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4中任一项所述的3D存储器装置，还包括在所述第二半导体结构和所述第三半导体结构之间或所述第一半导体结构和所述第三半导体结构之间的第二键合界面。6.根据权利要求1
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5中任一项所述的3D存储器装置，其中所述第二半导体结构还包括与所述第一晶体管接触的第二半导体层；所述第三半导体结构还包括与所述第二晶体管接触的第三半导体层；并且所述第二半导体层和所述第三半导体层具有不同的厚度。7.根据权利要求1
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6中任一项所述的3D存储器装置，其中所述第一晶体管包括第一栅极电介质；所述第二晶体管包括第二栅极电介质；并且所述第一栅极电介质和所述第二栅极电介质具有不同的厚度。8.根据权利要求7所述的3D存储器装置，其中，所述第一栅极电介质和所述第二栅极电介质的厚度之间至少相差5倍。9.根据权利要求7或8所述的3D存储器装置，其中所述第二半导体结构还包括所述存储器单元阵列的第三外围电路，所述第三外围电路包括包含第三栅极电介质的第三晶体管；所述第三半导体结构还包括所述存储器单元阵列的第四外围电路，所述第四外围电路包括包含第四栅极电介质的第四晶体管；并且所述第三栅极电介质和所述第四栅极电介质具有相同的厚度。10.根据权利要求9所述的3D存储器装置，其中，所述第三栅极电介质和所述第四栅极电介质的厚度在所述第一栅极电介质和所述第二栅极电介质的厚度之间。11.根据权利要求9或10所述的3D存储器装置，其中，所述第三外围电路和所述第四外围电路包括页缓冲器电路或逻辑电路中的至少一个。12.根据权利要求1
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11中任一项所述的3D存储器装置，其中所述第二半导体结构还包括第一互连层，所述第一互连层包括耦合到所述第一晶体管
的第一互连；所述第三半导体结构还包括第二互连层，所述第二互连层包括耦合到所述第二晶体管的第二互连；并且所述第一互连和所述第二互连具有不同的材料。13.根据权利要求12所述的3D存储器装置，其中，所述第一互连和所述第二互连的材料包括铜和钨。14.根据权利要求1
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13中任一项所述的3D存储器装置，其中，所述第一外围电路包括输入/输出(I/O)电路，并且所述第二外围电路包括驱动电路，反之亦然。15.根据权利要求1
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14中任一项所述的3D存储器装置，还包括：第一电压源，其耦合到所述第一外围电路并且被配置为向所述第一外围电路提供第一电压；以及第二电压源，其耦合到所述第二外围电路并且被配置为向所述第二外围电路提供第二电压，其中，所述第一电压不同于...
【专利技术属性】
技术研发人员：陈亮，刘威，王言虹，夏志良，周文犀，张坤，杨远程，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：
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