一种信号屏蔽电路以及半导体存储器制造技术

本申请实施例提供了一种信号屏蔽电路以及半导体存储器，该信号屏蔽电路包括接收电路、延时控制电路和逻辑运算电路；其中，接收电路，用于接收待处理信号和片选信号，输出初始处理信号和初始片选信号；延时控制电路，用于对所述初始片选信号进行延时以及逻辑控制操作，得到片选屏蔽信号，且所述片选屏蔽信号的脉冲宽度大于或等于两个预设时钟周期；逻辑运算电路，用于根据所述片选屏蔽信号对所述初始处理信号进行无效屏蔽处理，得到目标信号。这样，可以在保证DRAM不会丢失有效信息的同时，还能够最大程度地避免电流浪费，达到节省功耗的目的。的目的。的目的。

【技术实现步骤摘要】
一种信号屏蔽电路以及半导体存储器


[0001]本申请涉及集成电路
，尤其涉及一种信号屏蔽电路以及半导体存储器。

技术介绍

[0002]随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(Double Data Rate，DDR)传输的存储器等器件。
[0003]在动态随机存取存储器(Dynamic Random Access Memory，DRAM)中，对于DRAM而言，目前可以通过片选(Chip Select，CS)信号来实现对命令地址信号或者时钟信号进行无效信号屏蔽，从而减少消耗电流。

技术实现思路

[0004]本申请提供了一种信号屏蔽电路以及半导体存储器，在保证DRAM不会丢失有效信息的同时，还能够最大程度地避免电流浪费，达到节省功耗的目的。
[0005]第一方面，本申请实施例提供了一种信号屏蔽电路，该信号屏蔽电路包括接收电路、延时控制电路和逻辑运算电路；其中，
[0006]所述接收电路，用于接收待处理信号和片选信号，输出初始处理信号和初始片选信号；
[0007]所述延时控制电路，用于对所述初始片选信号进行延时以及逻辑控制操作，得到片选屏蔽信号，且所述片选屏蔽信号的脉冲宽度大于或等于两个预设时钟周期；
[0008]所述逻辑运算电路，用于根据所述片选屏蔽信号对所述初始处理信号进行无效屏蔽处理，得到目标信号。
[0009]在一些实施例中，片选信号是表征芯片是否被选中的信号，且所述片选信号为低电平有效的脉冲信号，所述片选信号的脉冲宽度为一个预设时钟周期。
[0010]在一些实施例中，所述逻辑运算电路，具体用于当所述初始处理信号为目标芯片对应的信号时，根据所述片选屏蔽信号对所述初始处理信号中的无效信号进行屏蔽处理；和/或，当所述初始处理信号为非目标芯片对应的信号时，根据所述片选屏蔽信号对所述初始处理信号全部进行屏蔽处理；
[0011]其中，所述目标芯片为被所述片选信号选中的芯片，所述非目标芯片为未被所述片选信号选中的芯片。
[0012]在一些实施例中，所述待处理信号至少包括下述其中之一：命令地址信号和时钟信号；其中，所述时钟信号的周期等于所述预设时钟周期。
[0013]在一些实施例中，当所述待处理信号为命令地址信号时，所述接收电路包括第一接收模块和第二接收模块，所述逻辑运算电路包括第一逻辑运算电路；其中，
[0014]所述第一接收模块，用于接收所述命令地址信号，输出初始命令地址信号；
[0015]所述第二接收模块，用于接收所述片选信号，输出初始片选信号；
[0016]所述延时控制电路，与所述第二接收模块的输出端连接，用于对所述初始片选信号进行延时以及逻辑控制操作，得到所述片选屏蔽信号；
[0017]所述第一逻辑运算电路，与所述延时控制电路的输出端和所述第一接收模块的输出端连接，用于对所述片选屏蔽信号和所述初始命令地址信号进行逻辑运算，得到目标命令地址信号。
[0018]在一些实施例中，当所述待处理信号为时钟信号时，所述接收电路包括第三接收模块和第四接收模块，所述逻辑运算电路包括第二逻辑运算电路；其中，
[0019]所述第三接收模块，用于接收所述时钟信号，输出初始时钟信号；
[0020]所述第四接收模块，用于接收所述片选信号，输出初始片选信号；
[0021]所述延时控制电路，与所述第四接收模块的输出端连接，用于对所述初始片选信号进行延时以及逻辑控制操作，得到所述片选屏蔽信号；
[0022]所述第二逻辑运算电路，与所述延时控制电路的输出端和所述第三接收模块的输出端连接，用于对所述片选屏蔽信号和所述初始时钟信号进行逻辑运算，得到目标时钟信号。
[0023]在一些实施例中，当所述待处理信号为命令地址信号和时钟信号时，所述接收电路包括第一接收模块、第二接收模块和第三接收模块，所述逻辑运算电路包括第一逻辑运算电路和第二逻辑运算电路；其中，
[0024]所述第一接收模块，用于接收所述命令地址信号，输出初始命令地址信号；
[0025]所述第二接收模块，用于接收所述片选信号，输出初始片选信号；
[0026]所述第三接收模块，用于接收所述时钟信号，输出初始时钟信号；
[0027]所述延时控制电路，与所述第二接收模块的输出端连接，用于对所述初始片选信号进行延时以及逻辑控制操作，得到所述片选屏蔽信号；
[0028]所述第一逻辑运算电路，与所述延时控制电路的输出端和所述第一接收模块的输出端连接，用于根据所述片选屏蔽信号对所述初始命令地址信号进行无效屏蔽处理，得到目标命令地址信号；以及
[0029]所述第二逻辑运算电路，与所述延时控制电路的输出端和所述第三接收模块的输出端连接，用于对所述片选屏蔽信号和所述初始时钟信号进行逻辑运算，得到目标时钟信号。
[0030]在一些实施例中，所述第一逻辑运算电路包括第一缓冲器、第一与门和第二缓冲器；其中，
[0031]所述第一缓冲器，与所述第一接收模块连接，用于对所述初始命令地址信号进行驱动增强和延时处理，得到第一命令地址信号；
[0032]所述第一与门，与所述第一缓冲器的输出端和所述延时控制电路的输出端连接，用于对所述片选屏蔽信号和所述第一命令地址信号进行与运算，得到第二命令地址信号；
[0033]所述第二缓冲器，与所述第一与门的输出端连接，用于对所述第二命令地址信号进行驱动增强和延时处理，得到所述目标命令地址信号。
[0034]在一些实施例中，所述第二逻辑运算电路包括第三缓冲器、第二与门和第四缓冲器；其中，
[0035]所述第三缓冲器，与所述第三接收模块连接，用于对所述初始时钟信号进行驱动
增强和延时处理，得到第一时钟信号；
[0036]所述第二与门，与所述第三缓冲器的输出端和所述延时控制电路的输出端连接，用于对所述片选屏蔽信号和所述第一时钟信号进行与运算，得到第二时钟信号；
[0037]所述第四缓冲器，与所述第二与门的输出端连接，用于对所述第二时钟信号进行驱动增强和延时处理，得到所述目标时钟信号。
[0038]在一些实施例中，所述延时控制电路包括延时模块、脉宽调整模块、第一反相器和第一或门；其中，
[0039]所述第一反相器，用于对所述初始片选信号进行反相处理，得到第一中间信号；
[0040]所述延时模块，用于对所述初始片选信号进行延时处理，得到第二中间信号；
[0041]所述脉宽调整模块，用于对所述第二中间信号进行脉宽拓展处理，得到第三中间信号；
[0042]所述第一或门，与所述第一反相器的输出端和所述脉宽调整模块的输出端连接，用于对所述第一中间信号和所述第三中间信号进行或运算，得到所述片选屏蔽信号。
[0043]在一些实施例中，所述延时模块包括第一延时单元、第二延时单元和第二反相器，且本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种信号屏蔽电路，其特征在于，所述信号屏蔽电路包括接收电路、延时控制电路和逻辑运算电路；其中，所述接收电路，用于接收待处理信号和片选信号，输出初始处理信号和初始片选信号；所述延时控制电路，用于对所述初始片选信号进行延时以及逻辑控制操作，得到片选屏蔽信号，且所述片选屏蔽信号的脉冲宽度大于或等于两个预设时钟周期；所述逻辑运算电路，用于根据所述片选屏蔽信号对所述初始处理信号进行无效屏蔽处理，得到目标信号。2.根据权利要求1所述的信号屏蔽电路，其特征在于，所述片选信号是表征芯片是否被选中的信号，且所述片选信号为低电平有效的脉冲信号，所述片选信号的脉冲宽度为一个预设时钟周期。3.根据权利要求2所述的信号屏蔽电路，其特征在于，所述逻辑运算电路，具体用于当所述初始处理信号为目标芯片对应的信号时，根据所述片选屏蔽信号对所述初始处理信号中的无效信号进行屏蔽处理；和/或，当所述初始处理信号为非目标芯片对应的信号时，根据所述片选屏蔽信号对所述初始处理信号全部进行屏蔽处理；其中，所述目标芯片为被所述片选信号选中的芯片，所述非目标芯片为未被所述片选信号选中的芯片。4.根据权利要求3所述的信号屏蔽电路，其特征在于，所述待处理信号至少包括下述其中之一：命令地址信号和时钟信号；其中，所述时钟信号的周期等于所述预设时钟周期。5.根据权利要求4所述的信号屏蔽电路，其特征在于，当所述待处理信号为命令地址信号时，所述接收电路包括第一接收模块和第二接收模块，所述逻辑运算电路包括第一逻辑运算电路；其中，所述第一接收模块，用于接收所述命令地址信号，输出初始命令地址信号；所述第二接收模块，用于接收所述片选信号，输出初始片选信号；所述延时控制电路，与所述第二接收模块的输出端连接，用于对所述初始片选信号进行延时以及逻辑控制操作，得到所述片选屏蔽信号；所述第一逻辑运算电路，与所述延时控制电路的输出端和所述第一接收模块的输出端连接，用于对所述片选屏蔽信号和所述初始命令地址信号进行逻辑运算，得到目标命令地址信号。6.根据权利要求4所述的信号屏蔽电路，其特征在于，当所述待处理信号为时钟信号时，所述接收电路包括第三接收模块和第四接收模块，所述逻辑运算电路包括第二逻辑运算电路；其中，所述第三接收模块，用于接收所述时钟信号，输出初始时钟信号；所述第四接收模块，用于接收所述片选信号，输出初始片选信号；所述延时控制电路，与所述第四接收模块的输出端连接，用于对所述初始片选信号进行延时以及逻辑控制操作，得到所述片选屏蔽信号；所述第二逻辑运算电路，与所述延时控制电路的输出端和所述第三接收模块的输出端连接，用于对所述片选屏蔽信号和所述初始时钟信号进行逻辑运算，得到目标时钟信号。7.根据权利要求4所述的信号屏蔽电路，其特征在于，当所述待处理信号为命令地址信
号和时钟信号时，所述接收电路包括第一接收模块、第二接收模块和第三接收模块，所述逻辑运算电路包括第一逻辑运算电路和第二逻辑运算电路；其中，所述第一接收模块，用于接收所述命令地址信号，输出初始命令地址信号；所述第二接收模块，用于接收所述片选信号，输出初始片选信号；所述第三接收模块，用于接收所述时钟信号，输出初始时钟信号；所述延时控制电路，与所述第二接收模块的输出端连接，用于对所述初始片选信号进行延时以及逻辑控制操作，得到所述片选屏蔽信号；所述第一逻辑运算电路，与所述延时控制电路的输出端和所述第一接收模块的输出端连接，用于根据所述片选屏蔽信号对所述初始命令地址信号进行无效屏蔽处理，得到目标命令地址信号；以及所述第二逻辑运算电路，与所述延时控制电路的输出端和所述第三接收模块的输出端连接，用于对所述片选屏蔽信号和所述初始时钟信号进行逻辑运算，得到目标时钟信号。8.根据权利要求5或7所述的信号屏蔽电路，其特征在于，所述第一逻辑运算电路包括第一缓冲器、第一与门和第二缓冲器；其中，所述第一缓冲器，与所述第一接收模块连接，用于对所述初始命令地址信号进行驱动增强和延时处理，得到第一命令地址信号；所述第一与门，与所述第一缓冲器的输出端和所述延时控制电路的输出端连接，用于对所述片选屏蔽信号和所...

【专利技术属性】
技术研发人员：李思曼，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：