在读取一次性可编程存储器时提高性能的方法和装置制造方法及图纸

本发明专利技术公开了在读取存储器时提高性能的方法、装置、系统和制品。示例方法包括：将感测电路(218)的输出(288)初始化为第一逻辑高值，从存储器(202或204)获得对应于存储在存储器(202或204)中的存储器位的第一电流(I

【技术实现步骤摘要】
【国外来华专利技术】在读取一次性可编程存储器时提高性能的方法和装置


[0001]本公开总体涉及存储器，并且更具体地，涉及在读取一次性可编程存储器时提高性能的方法和装置。

技术介绍

[0002]存储器通常包括存储器单元的阵列，每个存储器单元可经由启用对应的字线和位线对进行访问。存储器单元通常包括字线开关装置和存储元件。在一次性可编程(OTP)存储器中，字线开关设备是金属氧化物半导体场效应晶体管(MOSFET)，并且存储元件是浮栅MOSFET(FGMOS)。
附图说明
[0003]图1是OTP存储器单元和读取该OTP存储器单元的对应感测电路的示意图。
[0004]图2是示例OTP存储器和读取该OTP存储器的示例感测电路的示意图。
[0005]图3是示出图2的示例控制器的框图。
[0006]图4是描绘在使用和不使用图2的感测电路的情况下测量的示例周期时间的图解说明。
[0007]图5是描绘在使用和不使用图2的感测电路的情况下测量的示例访问时间的图解说明。
[0008]图6是描绘在使用和不使用图2的感测电路的情况下测量的示例面积的图解说明。
[0009]图7是描绘在图2的感测电路中发生的各种信号的信号曲线图。
[0010]图8是代表可使用可执行以实施图2的控制器的逻辑或机器可读指令来实施的过程的流程图。
[0011]图9是代表可使用可执行以实施图2的感测电路的逻辑或机器可读指令来实施的过程的流程图。
[0012]图10示出了图2的示意图，其包括额外的逻辑电路系统。
[0013]图11是描绘在读取逻辑低值时发生在图10的系统中的各种电压信号的信号曲线图。
[0014]图12是描绘在读取逻辑高值时发生在图10的系统中的各种电压信号的信号曲线图。
[0015]图13示出了图2的示意图的另一个示例实施方式，其包括额外的逻辑电路系统。
[0016]图14是被构造为执行图8和图9的指令以实施图2的感测电路与图2和图3的控制器的示例处理平台的框图。
[0017]附图没有按比例绘制。一般来说，在整个附图和所附的书面描述中，将使用相同的附图标记来指代相同或相似的部件。连接引用(例如，附接、耦合、连接和接合)应被广义地理解，并且可以包括元件集合之间的中间构件和元件之间的相对移动，除非另有说明。因此，连接引用不一定推断出两个元件是直接连接和彼此固定的关系。
[0018]在本文中，当识别可单独指代的多个元件或部件时，使用描述符“第一”、“第二”、“第三”等。除非另有规定或基于其使用上下文的理解，否则此类描述符并不旨在赋予优先级、列表中的物理顺序或布置或时间上的排序的任何含义，而只是用作用于单独指代多个元件或部件的标签，以便于理解所公开的示例。在一些示例中，描述符“第一”可以用来指代具体实施方式中的元件，而同一元件在权利要求中可以用不同的描述符诸如“第二”或“第三”来指代。在此类情况下，应该理解使用此类描述符仅仅是为了便于引用多个元件或部件。
具体实施方式
[0019]存储器单元被用来在计算设备和/或任何合适的计算架构(例如，微控制器等)中存储二进制数字数据(例如，位值为1或位值为0，逻辑高值或逻辑低值等)。存储器单元可被包括在位于易失性存储器(例如，随机访问存储器(RAM)、动态随机访问存储器(DRAM)、静态随机访问存储器(SRAM)等)或位于非易失性存储器(例如，只读存储器(ROM)、掩膜ROM、可编程只读存储器(PROM)、OTP存储器、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪存等)中的存储器单元阵列中。
[0020]如前所述，OTP存储器是一种可由终端用户编程的非易失性存储器。OTP存储器阵列可包括一个或多个存储器单元，每个存储器单元包括一个或多个存储设备(例如FGMOS)。非易失性存储器，诸如OTP存储器，存储代表用于只读访问的固件代码和/或低级程序的二进制数据。在要利用此类固件代码和/或任何低级程序的情况下，存储在存储器单元中的对应存储器位可以被感测和/或以其他方式读取，以供在易失性存储器或计算系统和/或计算设备中的其他地方中使用。
[0021]读取OTP存储器中的存储器单元(例如，感测存储在存储器单元中的存储器位的值)的方法涉及位电流(例如，由存储在存储器单元中的存储器位产生的电流)与基准电流的比较。基于此种比较，可以对存储在存储器单元中的位值(例如，位值为1或位值为0)进行确定。例如，此种比较确定存储器单元是存储1的位值还是0的位值。如下文中所述，图1将OTP存储器与传统的感测电路一起示出。
[0022]图1是第一OTP存储器阵列102、第二OTP存储器阵列104、多路复用器106和感测电路108的示意图100。在图1中，第一OTP存储器阵列102包括第一OTP存储器单元110和第二OTP存储器单元112。同样，在图1中，第二OTP存储器阵列104包括第三OTP存储器单元114和第四OTP存储器单元116。此外，感测电路108包括第一基准开关118、第一逻辑门120、第二逻辑门122和第二基准开关124。
[0023]在图1中，第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114和第四OTP存储器单元116包括各自的p沟道MOSFET(PMOS)126、128、130、132。此外，第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114和第四OTP存储器单元116包括各自的FGMOS开关134、136、138、140。在图1中，控制器142可操作以经由第一字线(线105)或第二字线(线107)在第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114和/或第四OTP存储器单元116中的任一个中加载各自的存储器位。
[0024]在图1中，多路复用器106是二对一直通多路复用器，其包括第一阵列PMOS开关146、第一阵列n沟道MOSFET(NMOS)开关148、第二阵列PMOS开关150、第二阵列NMOS开关152
以及解码器154。多路复用器106可基于与控制信号(线113)相关联的由解码器154解码的存储器地址值进行操作，以通过第一阵列PMOS开关146和第一阵列NMOS开关148传导电流，或者通过第二阵列PMOS开关150和第二阵列NMOS开关152传导电流。
[0025]为了读取存储在第一OTP存储器单元110、第二OTP存储器单元112、第三OTP存储器单元114或第四OTP存储器单元116中的选定一个中的位值，控制器142生成控制信号(线113)以用于多路复用器106启用和/或停用各自的第一阵列PMOS开关146、第一阵列NMOS开关148、第二阵列PMOS开关150或第二阵列NMOS开关152。基本上同时(例如，在微秒内)，基准信号(线115)被传输到基准电流发生器156。在操作中，基准信号(线115)向基准电流发生器156指示启用第一基准开本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种装置，包括：电流镜，其包括第一端子和第二端子，所述第一端子被配置为耦合到存储器；逻辑门，其包括耦合到所述电流镜的所述第二端子的输入端子；第一晶体管，其包括第一电流端子和第二电流端子，所述第一晶体管的所述第一电流端子耦合到所述逻辑门的所述输入端子，所述第一晶体管的所述第二电流端子耦合到地轨；以及第二晶体管，其包括第一电流端子和第二电流端子，所述第二晶体管的所述第一电流端子被配置为耦合到电源轨，所述第二晶体管的所述第二电流端子耦合到所述逻辑门的所述输入端子。2.根据权利要求1所述的装置，其中所述电流镜包括：第三晶体管，其包括第一电流端子、第二电流端子和栅极端子，所述第三晶体管的所述第一电流端子耦合到所述电流镜的所述第一端子；以及第四晶体管，其包括第一电流端子、第二电流端子和栅极端子，所述第四晶体管的所述第二电流端子耦合到所述电流镜的所述第二端子，并且所述第四晶体管的所述栅极端子耦合到所述第三晶体管的所述栅极端子。3.根据权利要求2所述的装置，其中所述第三晶体管的所述第一电流端子耦合到所述第三晶体管的所述栅极端子。4.根据权利要求1所述的装置，其中所述电流镜被配置为使从所述存储器获得的位电流提升。5.根据权利要求1所述的装置，其中所述逻辑门进一步包括被配置为耦合到计算系统的输出端子。6.根据权利要求1所述的装置，其中所述第一晶体管进一步包括被配置为耦合到控制器的栅极端子。7.根据权利要求1所述的装置，其中所述第二晶体管进一步包括被配置为耦合到控制器的栅极端子。8.根据权利要求1所述的装置，其中所述逻辑门被配置为比较传导通过所述电流镜的第一电流和传导通过所述第二晶体管的第二电...

【专利技术属性】
技术研发人员：S，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：