本发明专利技术公开一种多层电路板的穿孔成形方法、多层电路板制造方法、多层电路板及多层电路板制造系统。多层电路板的穿孔成形方法包含：准备步骤：准备多层芯板组，其包含多个芯板，各个芯板包含有标记单元，各个标记单元于纵向方向不相互重叠；扫描步骤：扫描多层芯板组，以取得各个标记单元的坐标；计算步骤：利用该些坐标计算出各个芯板的变形量；成形步骤：依据各个变形量及电路板穿孔位置信息，于多层芯板组形成至少一个贯穿孔，以使多层芯板组成为多层电路板。为多层电路板。为多层电路板。
【技术实现步骤摘要】
多层电路板及其制造方法和制造系统以及其穿孔成形方法
[0001]本专利技术涉及一种电路板的穿孔成形方法、电路板制造方法、电路板及电路板制造系统，特别是涉及一种多层电路板的穿孔成形方法、多层电路板制造方法、多层电路板及多层电路板制造系统。
技术介绍
[0002]现有常见的多层电路板，是由多片芯板相互压合而成，各个芯板之间会有彼此电性连通的相关线路，且多层电路板通常会有至少一个电镀通孔(Plated Through Hole,PTH)或是俗称的导通孔(via)。电镀通孔或是俗称的导通孔的成形方式是：先于多层电路板形成贯穿孔，再于贯穿孔中电镀导电层。
[0003]如图1所示，随着各个芯板上的线路的线径变小，贯穿孔的孔径也随之缩小，为此，利用现有的多层电路板P的相关制造流程，容易发生贯穿孔H超出芯板预定设置有贯穿孔的容许误差范围R的问题(业界俗称偏破)，此问题可能会导致芯板中的线路被破坏等，从而导致多层电路板的制造良率下降的问题。
技术实现思路
[0004]本专利技术公开一种多层电路板的穿孔成形方法、多层电路板制造方法、多层电路板及多层电路板制造系统，主要用以改善现有的多层电路板制造方法，容易出现贯穿孔超出芯板原本预设位置的问题，从而导致多层电路板的制造良率下降的问题。
[0005]本专利技术的其中一实施例公开一种多层电路板的穿孔成形方法，其包含：一准备步骤：准备一多层芯板组，多层芯板组由相互叠合设置的多个芯板构成，位于多层芯板组彼此相反的两侧的两个芯板定义为第一芯板，其余芯板定义为第二芯板，至少一个第二芯板具有至少三个标记单元，任一个标记单元于一纵向方向不与任一个标记单元完全重叠，纵向方向与第一芯板的一表面的一法线相互平行；一扫描步骤：利用一扫描装置对多层芯板组进行扫描，以取得各个标记单元的一坐标；一计算步骤：利用一处理装置依据各个标记单元所对应的坐标及一预设电路板尺寸信息，计算出具有标记单元的第二芯板的一变形量；一成形步骤：控制一穿孔成形设备，依据各个第一芯板的一变形量、具有标记单元的各个第二芯板的变形量及一电路板穿孔位置信息，于多层芯板组形成至少一贯穿孔，贯穿孔贯穿各个第一芯板及各个第二芯板，据以使多层芯板组成为一多层电路板。
[0006]本专利技术的其中一实施例公开一种多层电路板制造方法，其包含：一芯板标记步骤：于多个芯板的至少一宽侧面形成至少三个标记单元；一组合步骤：将多个芯板相互固定，以组成一多层芯板组，多层芯板组的任一个标记单元于一纵向方向不与任一个标记单元完全重叠，纵向方向与芯板的一表面的一法线相互平行；一扫描步骤：利用一扫描装置对多层芯板组进行扫描，以取得各个标记单元的一坐标；一计算步骤：利用一处理装置依据各个芯板的各个标记单元所对应的坐标及一预设电路板尺寸信息，计算出各个芯板的一变形量；一成形步骤：控制一穿孔成形设备，依据变形量及一电路板穿孔位置信息，于多层芯板组形成
至少一贯穿孔，贯穿孔贯穿各个芯板；一导电层形成步骤：在至少一个贯穿孔中形成一导电层，据以使多层芯板组成为一多层电路板。
[0007]本专利技术的其中一实施例公开一种多层电路板，其是利用本专利技术的多层电路板制造方法制成。
[0008]本专利技术的其中一实施例公开一种多层电路板制造系统，其包含一处理装置、一扫描装置及一穿孔成形设备，处理装置能执行本专利技术的多层电路板制造方法。
[0009]综上所述，本专利技术的多层电路板的穿孔成形方法、多层电路板制造方法、多层电路板及多层电路板制造系统，通过标记单元等设计，可以大幅地降低贯穿孔超出芯板原本预设位置的问题的发生机率，而可有效地提升多层电路板的制造良率。
[0010]为能更进一步了解本专利技术的特征及
技术实现思路
，请参阅以下有关本专利技术的详细说明与附图，但是此等说明与附图仅用来说明本专利技术，而非对本专利技术的保护范围作任何的限制。
附图说明
[0011]图1为现有制作工艺后多层电路板穿孔成形的示意图；
[0012]图2为本专利技术的多层电路板的穿孔成形方法的流程示意图；
[0013]图3为本专利技术的多层电路板的穿孔成形方法的多层芯板组的示意图；
[0014]图4为本专利技术的多层电路板的穿孔成形方法的多层芯板组的分解示意图；
[0015]图5为扫描装置扫描本专利技术的多层芯板组后得到的影像图；
[0016]图6为本专利技术的多层电路板制造方法的流程示意图；
[0017]图7为本专利技术的多层电路板的示意图；
[0018]图8为本专利技术的多层电路板制造系统的方块示意图。
[0019]符号说明
[0020]100：多层芯板组
[0021]11：第一芯板
[0022]111：辅助标记单元
[0023]112：辅助标记单元
[0024]113：辅助标记单元
[0025]114：辅助标记单元
[0026]11A：宽侧面
[0027]12：第一芯板
[0028]121：辅助标记单元
[0029]122：辅助标记单元
[0030]123：辅助标记单元
[0031]124：辅助标记单元
[0032]12A：宽侧面
[0033]13：第二芯板
[0034]131：标记单元
[0035]132：标记单元
[0036]133：标记单元
[0037]134：标记单元
[0038]13A：宽侧面
[0039]14：第二芯板
[0040]141：标记单元
[0041]142：标记单元
[0042]143：标记单元
[0043]144：标记单元
[0044]14A：宽侧面
[0045]200：多层电路板
[0046]201：贯穿孔
[0047]202：导电层
[0048]300：多层电路板制造系统
[0049]301：处理装置
[0050]302：扫描装置
[0051]303：穿孔成形设备
[0052]A1：线路区
[0053]A2：非线路区
[0054]B1：虚拟矩形
[0055]B2：虚拟矩形
[0056]B3：虚拟矩形
[0057]B4：虚拟矩形
[0058]C1：虚拟轴线
[0059]C2：虚拟轴线
[0060]P：多层电路板
[0061]H：贯穿孔
[0062]R：容许误差范围
具体实施方式
[0063]在以下说明中，如有指出请参阅特定附图或是如特定附图所示，其仅是用以强调于后续说明中，所述及的相关内容大部分出现于该特定附图中，但不限制该后续说明中仅可参考所述特定附图。
[0064]请一并参阅图2至图5，图2为本专利技术的多层电路板的穿孔成形方法的流程示意图，图3为本专利技术的多层电路板的穿孔成形方法的多层电路板的示意图，图4为本专利技术的多层电路板的穿孔成形方法的多层电路板的分解示意图，图5为扫描装置扫描本专利技术的本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种多层电路板的穿孔成形方法，其包含：准备步骤：准备多层芯板组，所述多层芯板组由相互叠合设置的多个芯板构成，位于所述多层芯板组彼此相反的两侧的两个所述芯板定义为第一芯板，其余所述芯板定义为第二芯板，至少一个所述第二芯板具有至少三个标记单元，任一个所述标记单元于一纵向方向不与任一个所述标记单元完全重叠，所述纵向方向与所述第一芯板的表面的法线相互平行；扫描步骤：利用扫描装置对所述多层芯板组进行扫描，以取得各个所述标记单元的坐标；计算步骤：利用处理装置依据各个所述标记单元所对应的所述坐标及预设电路板尺寸信息，计算出具有所述标记单元的所述第二芯板的变形量；以及成形步骤：控制穿孔成形设备，依据各个所述第一芯板的变形量、具有所述标记单元的各个所述第二芯板的所述变形量及电路板穿孔位置信息，于所述多层芯板组形成至少一贯穿孔，所述贯穿孔贯穿各个所述第一芯板及各个所述第二芯板，以使所述多层芯板组成为多层电路板。2.如权利要求1所述的多层电路板的穿孔成形方法，其中，在所述准备步骤中，各个所述第二芯板具有四个所述标记单元，各个所述第二芯板包含线路区域及非线路区域，所述线路区域内形成有至少一线路，各个所述第二芯板所包含的各个所述标记单元设置于所述非线路区域。3.如权利要求1所述的多层电路板的穿孔成形方法，其中，在所述准备步骤中，至少一个所述第一芯板具有至少三个辅助标记单元，任一个所述辅助标记单元于所述纵向方向不与任一个所述辅助标记单元或任一个所述标记单元完全重叠；在所述扫描步骤中，所述扫描装置还取得各个所述辅助标记单元的坐标，而于所述计算步骤中，所述处理装置还依据各个所述辅助标记单元所对应的所述坐标及所述预设电路板尺寸信息，计算出具有辅助标记单元的所述第一芯板的所述变形量。4.如权利要求3所述的多层电路板的穿孔成形方法，其中，各个所述第一芯板设置有四个所述辅助标记单元，四个所述辅助标记单元位于虚拟矩形的四个边角，所述虚拟矩形的外型是所述第一芯板的外型的等比例缩小，且不同的所述虚拟矩形的外型是...
【专利技术属性】
技术研发人员：吕政明，桂华荣，徐国彰，孙奇，
申请(专利权)人：健鼎无锡电子有限公司，
类型：发明
国别省市：
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