【技术实现步骤摘要】
用于功率电子电路的基材及其生产工艺
[0001]本专利技术描述了一种功率电子电路,所述功率电子电路具有片状绝缘体并且具有其上设置有片状金属导体迹线的第二主面并且具有其上设置有片状金属叠层的第一主面。在该上下文中的通用基材是已知的,特别是以DCB(直接铜键合)基材及其衍生物的形式已知。当这些基材采用多个面板的形式时,已知的布置是金属叠层的第一部分叠层和第二部分叠层设置在绝缘体的外边缘处或附近,其中两个部分叠层通过到达第一主面的沟槽彼此分开。本专利技术另外描述了用于所述基材的一种特定布置的生产工艺。
技术介绍
[0002]DE 43 19 944 A1公开了一种这种类型的通用多层基材,其具有陶瓷层,该陶瓷层形成至少两个相互邻接的凹槽,这些凹槽彼此连接成一体,并且每个凹槽在陶瓷层的至少一个表面侧上设置有至少一个金属化或金属区域,并且还公开了一种用于通用多层基材的生产的工艺。
[0003]此外,EP 0 330 895 A2公开了一种用于通过压力烧结工艺将电子部件(更具体地,功率半导体)固定在基材上的设备,其中待接合的区域在烧结温度下被压缩,其中以不小于900N/cm2内插金属粉末糊剂。如果具有结构化顶面的部件与由可弹性变形材料(例如硅橡胶)制成的主体一起插入到接收室中,则它们可以被压力烧结,该接收室由可移动冲头封闭并且其传递烧结压力,其中当已经达到烧结压力时,可变形主体完全填充接收室的剩余内部。
[0004]当在上述工艺中使用上述多层基材以用于例如功率半导体部件在这种基材的导体迹线上的材料结合固定时,特别地 ...
【技术保护点】
【技术特征摘要】
1.一种用于功率电子电路的基材(1),所述基材(1)具有片状绝缘体(2)并且具有其上设置有片状金属导体迹线的第二主面(20)和其上设置有片状金属叠层(3)的第一主面(20),所述片状金属叠层(3)的第一部分叠层(4)和第二部分叠层(5)设置在所述绝缘体(2)的外边缘(22)处或附近,并且其中所述第一部分叠层(4)和第二部分叠层(5)通过沟槽(6)至少部分地从彼此分离,并且其中所述沟槽(6):包括坝(7),在这种情况下,所述沟槽(6)部分地填充有坝材料(70),以留下剩余沟槽(66),所述坝材料(70)的布置满足以下条件:
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在沟槽方向(600)上观察,所述坝材料的最大横截面积(800)为所述沟槽(6)的净横截面积(820)的至少30%;
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在沟槽方向(600)上观察,所述坝材料(70)的长度(802)是所述沟槽(6)的净深度(824)的至少50%;或者包括沟槽结构(9),在所述沟槽结构(9)中,所述沟槽(6)具有不大于所述最大横截面积(800)的50%的净通道面积(810)或者不具有这样的净通道面积(810);或者包括由坝(7)和沟槽结构(9)组成的混合形式。2.根据权利要求1所述的基材(1),其特征在于:所述沟槽(6)到达所述第一主面(20)。3.根据权利要求1所述的基材(1),其特征在于:所述坝材料(70)构造为第一坝材料(72),所述第一坝材料(72)在构造上与所述第一部分叠层(4)和第二部分叠层(5)的材料相同。4.根据权利要求3所述的基材(1),其特征在于:所述第一部分叠层(4)和第二部分叠层(5)与所述第一坝材料(72)构造成一体。5.根据权利要求1所述的基材(1),其特征在于:所述坝材料(70)构造为第二坝材料(74),所述第二坝材料(74)在构造上与从彼此完全分离的所述第一部分叠层(4)和第二部分叠层(5)的材料不同,并且所述第二坝材料(74)具有金属或非金属构造。6.根据权利要求5所述的基材(1),其特征在于:所述第二坝材料(74)为塑料。7.根据权利要求1至6中任一项所述的基材(1),其特征在于:所述最大横截面积(800)是沟槽(6)的净横截面积(820)的至少50%。8.根据权利要求7所述的基材(1),其特征在于:所述最大横截面积(800)是沟槽(6)的净横截面积(820)的至少80%。9.根据权利要求7所述的基材(1),其特征在于:所述最大横截面积(800)是沟槽(6)的净横截面积(820)的100%。10.根据权利要求1至6中任一项所述的基材(1),其特征在于:在沟槽方向(600)上观察,所述坝材料(70)的长度(802)不超过所述沟槽(6)的长度(822)的50%。11.根据权利要求10所述的基材(1),其特征在于:在沟槽方向(600)上观察,所述坝材料(70)的长度(802)不超过所述沟槽(6)的长度(822)的30%。
12.根据...
【专利技术属性】
技术研发人员:D,
申请(专利权)人:赛米控电子股份有限公司,
类型:发明
国别省市:
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