实施方式提供一种能够在写入动作中抑制并非写入对象的存储单元中的数据的写入的存储装置。存储装置具备：存储单元阵列，排列着存储器串，所述存储器串包含将与第1电位施加电极建立对应的单元晶体管和阻变存储区域并联连接而成的多个存储单元；以及电位设定电路，设定第1电位施加电极的电位。电位设定电路在将写入对象的存储单元的第1电位施加电极设定为单元晶体管成为断开状态的电位之前，将并非写入对象的存储单元的第1电位施加电极的电位设定为在写入动作中单元晶体管维持接通状态的电位。电位设定电路在将写入对象的存储单元的第1电位施加电极设定为单元晶体管成为接通状态的电位之后，将并非写入对象的存储单元的第1电位施加电极的电位设定为写入动作之前的电位。电位。电位。
【技术实现步骤摘要】
存储装置
[0001][相关申请][0002]本申请享有以日本专利申请2021
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138579号(申请日：2021年8月27日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
[0003]本专利技术的实施方式涉及一种存储装置。
技术介绍
[0004]业界提出有一种在半导体衬底上将ReRAM(Resistive Random Access Memory，电阻随机存取存储器)元件、合金型PCM(Phase Change Memory，相变存储器)元件、iPCM(Interfacial Phase Change Memory，界面相变存储器)元件等阻变型存储元件集成化而成的存储装置。
技术实现思路
[0005]本专利技术的实施方式要解决的问题在于提供一种存储装置，能够在写入动作中抑制并非写入对象的存储单元中的数据的写入。
[0006]实施方式的存储装置具备：存储单元阵列，排列着存储器串，所述存储器串包含将与第1电位施加电极建立对应的单元晶体管和阻变存储区域并联连接而成的多个存储单元；以及电位设定电路，设定第1电位施加电极的电位。电位设定电路在将写入对象的存储单元的第1电位施加电极设定为单元晶体管成为断开状态的电位之前，将并非写入对象的存储单元的第1电位施加电极的电位设定为在写入动作中单元晶体管维持接通状态的电位。电位设定电路在将写入对象的存储单元的第1电位施加电极设定为单元晶体管成为接通状态的电位之后，将并非写入对象的存储单元的第1电位施加电极的电位设定为写入动作之前的电位。
附图说明
[0007]图1是表示具有实施方式的存储装置的存储器系统的构成的框图。
[0008]图2是表示存储器区块的构成的电路图。
[0009]图3是表示单元晶体管为接通状态的情况下在存储单元内流通的电流路径的电路图。
[0010]图4是表示单元晶体管为断开状态的情况下在存储单元内流通的电流路径的电路图。
[0011]图5是表示存储器柱的截面的示意性剖视图。
[0012]图6是表示存储单元阵列的截面的示意性剖视图。
[0013]图7是沿着图6的A1
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A1线的剖视图。
[0014]图8是沿着图6的B1
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B1线的剖视图。
[0015]图9是沿着图6的C1
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C1线的剖视图。
[0016]图10是将存储单元抽出的剖视图。
[0017]图11是沿着图6的D1
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D1线的剖视图。
[0018]图12是沿着图6的E1
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E1线的剖视图。
[0019]图13是将一个存储器串抽出的电路图。
[0020]图14是将一个存储器串抽出的示意性剖视图。
[0021]图15表示比较例的存储装置的动作波形的时序图。
[0022]图16表示比较例的时序图。
[0023]图17是用来说明存储装置中产生的误写入的电路图。
[0024]图18表示实施方式的存储装置的动作波形的时序图。
[0025]图19是表示实施方式的存储装置的电位设定电路的框图。
[0026]图20是表示实施方式的存储装置的另一电位设定电路的框图。
[0027]图21是表示实施方式的变化例的存储装置的存储器区块的构成的框图。
[0028]图22是用来说明层级构成的框图。
[0029]图23表示实施方式的变化例的存储装置的动作波形的时序图。
具体实施方式
[0030]接下来，参照附图对实施方式进行说明。在以下将说明的附图的记载中，对相同或类似的部分标注相同或类似的符号。附图是示意性的图。另外，以下所示的实施方式例示用来使技术思想具体化的装置或方法，并不对零件的材质、形状、构造、配置等进行特定。实施方式能够增加各种变更。
[0031]首先，参照图1，对应用作为实施方式的存储装置的存储器芯片100的存储器系统1的构成进行说明。
[0032]图1所示的存储器系统1具备存储器芯片100及控制器200。可由存储器芯片100与控制器200的组合构成例如一个半导体装置。作为存储器芯片100与控制器200的组合的例子，可列举存储卡或SSD(Solid State Drive，固态驱动器)等。
[0033]存储器芯片100具备多个存储单元，且非易失地存储数据。控制器200利用存储器总线而连接于存储器芯片100，且利用主机总线而连接于主机300。控制器200控制存储器芯片100。另外，控制器200响应从主机300接收到的主机指令，对存储器芯片100进行访问。主机300例如为数字相机或个人计算机等。主机总线是依据控制器200与主机300的接口标准的总线。存储器总线进行依据控制器200与存储器芯片100的接口标准的信号的收发。
[0034]接下来，对图1所示的控制器200的构成进行说明。控制器200具备主机接口电路(主机I/F)210、内置存储器(RAM)220、处理器(CPU(Central Processing Unit，中央处理器))230、缓冲存储器240、存储器接口电路(存储器I/F)250、及ECC(Error Check and Correction，错误检查与校正)电路260。
[0035]主机接口电路210经由主机总线而与主机300连接。主机接口电路210将从主机300接收到的主机指令及数据分别传送到处理器230及缓冲存储器240。另外，主机接口电路210响应处理器230的命令，将存储在缓冲存储器240中的数据向主机300传送。
[0036]内置存储器220用作处理器230的作业区域。内置存储器220保存用来管理存储器
芯片100的固件或位移表格、历程表格、旗标表格等各种管理表格等。内置存储器220例如为DRAM(Dynamic Random Access Memory，动态随机存取存储器)或SRAM(Static Random Access Memory，静态随机存取存储器)等半导体存储器。
[0037]处理器230对控制器200整体的动作进行控制。例如，处理器230在从主机300接收到与读出相关的主机指令时，响应主机指令，使存储器接口电路250发行向存储器芯片100的读出指令(存储器指令)。处理器230在从主机300接收到与写入相关的主机指令时，也进行相同的动作。另外，处理器230执行用来管理存储器芯片100的各种处理(损耗均衡等)。
[0038]缓冲存储器240暂时保存向存储器芯片100的写入数据或来自存储器芯片100的读出数据。
[0039]存储器接口电路250经由存储器总线而与存储器芯片100连接，且管理存储器芯片100与控制器200的通信。存储器接口电路250基于从处理器230接收到的命令，将各种信号向存储器芯片100发送，从存储器芯片100接收各种信号。
[0040]ECC电路260进行与存储在本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种存储装置，具备：存储单元阵列，具有多个存储单元，且排列着多个存储器串，所述存储单元中并联连接着与多个第1电位施加电极中的任一个电极建立对应的单元晶体管和阻变存储区域，所述存储器串包含多个所述存储单元与选择所述存储单元的选择晶体管的串联连接；以及电位设定电路，通过设定所述第1电位施加电极的电位来控制所述单元晶体管的导通状态，且调整针对每个所述第1电位施加电极设定电位的时序；在构成所述存储器串的多个所述存储单元的串联连接构造的第1端部，连接通过第2电位施加电极的电位来控制导通状态的所述选择晶体管，在所述串联连接构造的第2端部连接第3电位施加电极，在对所述存储单元进行的写入动作中，所述电位设定电路在将作为与写入对象的所述存储单元建立对应的所述第1电位施加电极的选择第1电位施加电极的电位设定为所述单元晶体管成为断开状态的电位之前，将除了所述选择第1电位施加电极以外的设定对象的所述第1电位施加电极的电位设定为在写入动作中所述单元晶体管维持接通状态的电位，在将所述选择第1电位施加电极的电位设定为所述单元晶体管成为接通状态的电位之后，将所述设定对象的所述第1电位施加电极的电位设定为写入动作之前的电位，所述设定对象的所述第1电位施加电极至少包含与连接在写入对象的所述存储单元与所述选择晶体管之间的所述存储单元建立对应的所述第1电位施加电极。2.根据权利要求1所述的存储装置，其中在写入动作中，所述电位设定电路在第1时序，将所有所述第1电位施加电极设定为所述单元晶体管为接通状态的第1电位，在比所述第1时序靠后的第2时序，将所述设定对象的所述第1电位施加电极设定为比所述第1电位高且所述单元晶体管维持接通状态的第2电位，在比所述第2时序靠后的第3时序，将所述选择第1电位施加电极设定为比所述第1电位低且所述单元晶体管成为断开状态的第3电位，在比所述第3时序靠后的第4时序，将所述选择第1电位施加电极设定为所述第1电位，在比所述第4时序靠后的第5时序，将所述设定对象的所述第1电位施加电极设定为所述第1电位。3.根据权利要求1或2所述的存储装置，其中所述存储单元阵列形成...
【专利技术属性】
技术研发人员：滋贺秀裕，高岛大三郎，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：
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