本发明专利技术提供了一种静态随机存取存储器的读出电路以及电子装置，静态随机存取存储器具有存储单元以及互补的第一位线和第二位线，读出电路包括：充电模块，具有输入端，并与第一位线和第二位线连接，充电模块用以在预充电阶段将第一位线和第二位线充电至预设电压；读出模块，具有电压输入端以及读值输出端，读出模块用以根据第一位线和第二位线的电压差，从读值输出端输出存储单元的读值，其中，充电模块的输入端与电源电压之间连接有降压器件，上述预设电压低于电源电压，本发明专利技术提供的读出电路，具有较短的电压建立时间，进而使得设置有该读出电路的电子装置具有较短的读操作耗时。出电路的电子装置具有较短的读操作耗时。出电路的电子装置具有较短的读操作耗时。
【技术实现步骤摘要】
静态随机存取存储器的读出电路以及电子装置
[0001]本专利技术涉及存储器
，尤其涉及一种静态随机存取存储器的读出电路以及电子装置。
技术介绍
[0002]闪存存储器(Flash Memory)的读操作通常包括：将存储阵列的一页(Page)数据读取到页缓冲器中(Page Buffer，一般为静态随机存取存储器SRAM，Static Random Access Memory)，然后，将页缓冲器中的数据读取到十六位或八位的数据总线(Data Bus)上，并通过输入输出端口(I/O端口)输出至主机。
[0003]但是，现有技术下的SRAM的读出电路，因具有较长的电压建立时间(即，充电时间以及放大读值时间)，从而导致较长的读操作耗时。
技术实现思路
[0004]本专利技术提供了一种静态随机存取存储器的读出电路以及电子装置，有效地解决了由于静态随机存取存储器的读出电路具有较长的电压建立时间，而使设置有该读出电路的电子装置具有较长的读操作耗时的问题。
[0005]为了解决上述问题，本专利技术提供了一种静态随机存取存储器的读出电路，所述静态随机存取存储器具有存储单元以及互补的第一位线和第二位线，所述读出电路包括：
[0006]充电模块，具有输入端，并与所述第一位线和所述第二位线连接，所述充电模块用以在预充电阶段将所述第一位线和所述第二位线充电至预设电压；以及，
[0007]读出模块，具有用以接入所述电源电压的电压输入端，以及读值输出端，所述读出模块用以根据所述第一位线和所述第二位线的电压差，从所述读值输出端输出所述存储单元的读值；
[0008]其中，所述充电模块的输入端与所述电源电压之间连接有降压器件，所述预设电压低于所述电源电压。
[0009]进一步优选的，所述降压器件包括：
[0010]第一NMOS晶体管，所述第一NMOS晶体管的栅极以及漏极与所述电源电压电连接。
[0011]进一步优选的，所述降压器件包括：
[0012]第一PMOS晶体管，所述第一PMOS晶体管的栅极以及漏极电连接，且所述第一PMOS晶体管的源极与所述电源电压电连接。
[0013]进一步优选的，所述读出电路还包括第一开关电路，设置于所述电源电压与所述电压输入端之间，所述第一开关电路在所述预充电阶段断开。
[0014]进一步优选的，所述读出电路还包括第一逻辑电路以及第二逻辑电路，且所述第一逻辑电路的输入端与所述读值输出端电连接，输出端与数据总线电连接，所述第二逻辑电路的输入端与所述第二位线电连接。
[0015]进一步优选的，所述读出模块为锁存器型灵敏放大器或电流镜型灵敏放大器。
[0016]进一步优选的，所述读出电路还包括设置于所述第一位线与所述读出模块之间的第一传输门和设置于所述第二位线与所述读出模块之间的第二传输门，所述第一传输门和第二传输门用以在所述预充电阶段，使所述读出模块与所述第一位线以及所述第二位线连通，且在所述预充电阶段结束后的放大阶段，使所述读出模块与所述第一位线以及所述第二位线断开。
[0017]进一步优选的，所述读出模块还包括第二开关电路，用以在所述放大阶段，使所述读出模块接入地电压。
[0018]另一方面，本专利技术还提供了一种电子装置，包括：
[0019]静态随机存取存储器；以及，
[0020]上述任一项所述的读出电路。
[0021]进一步优选的，所述电子装置为非易失性存储器。
[0022]本专利技术的有益效果为：本专利技术提供了一种静态随机存取存储器的读出电路，静态随机存取存储器具有存储单元以及互补的第一位线和第二位线，读出电路包括充电模块以及读出模块，其中，充电模块具有用以接入电源电压的输入端，并与第一位线和第二位线连接，充电模块用以在预充电阶段将第一位线和第二位线充电至预设电压，读出模块具有用以接入电源电压的电压输入端，以及读值输出端，读出模块用以根据第一位线和第二位线的电压差，从读值输出端输出存储单元的读值，且其中，充电模块的输入端与电源电压之间连接有降压器件，上述预设电压低于电源电压，本专利技术所提供的读出电路，由于在充电模块的输入端与电源电压之间设置了降压器件，所以，第一位线和第二位线在预充电阶段被充电至低于电源电压的预设电压，使得读出电路的充电时间被缩短，并且，在预充电阶段后的放大阶段，由于第一位线或第二位线上的电压是从预设电压变化至电源电压或地电压，使得读出电路的放大读值时间也被缩短，因此，本专利技术所提供的静态随机存取存储器的读出电路，具有较短的电压建立时间，进而使得设置有该读出电路的电子装置具有较短的读操作耗时。
附图说明
[0023]为了更清楚地说明本专利技术的技术方案，下面将对根据本专利技术而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0024]图1是根据本专利技术而成的第一实施例所提供的静态随机存取存储器的读出电路的结构示意图。
[0025]图2a以及图2b是根据本专利技术而成的第一实施例所提供的静态随机存取存储器的读出电路的进一步结构示意图。
[0026]图3是根据本专利技术而成的第一实施例所提供的静态随机存取存储器的读出电路的电路时序示意图。
[0027]图4是根据本专利技术而成的第一实施例所提供的电子装置的结构示意图。
[0028]图5是根据本专利技术而成的第二实施例所提供的静态随机存取存储器的读出电路的结构示意图。
Period)，将第一位线Q和第二位线QB充电至预设电压Vpreset。
[0039]读出模块120具有用以接入电源电压VCC的电压输入端B，以及读值输出端C，该读出模块120用以根据第一位线Q和第二位线QB上的电压差，从读值输出端C输出SRAM单元200存储的数据。
[0040]读出电路100还包括设置在充电模块110的输入端A与电源电压VCC之间的降压器件130，降压器件130使得预设电压Vpreset低于电源电压VCC。
[0041]需要说明的是，SRAM单元200进行读操作时，该读出电路100具体包括以下三个工作阶段：预充电阶段(Precharge Period)、放电阶段(Discharge Period)以及放大阶段(Amplify Period)。由于该读出电路100的输入端A与电源电压VCC之间设置有降压器件130，因此，在预充电阶段(Precharge Period)，第一位线Q和第二位线QB是被充电至一预设电压Vpreset而非被充电至电源电压VCC，所以，该读出电路100在预充电阶段(Precharge Period)的充电时间被缩短。进一步地，由于上述预设电压Vpreset的电压值介于电源电压VCC以及地电压VSS之间，所以，当读出电路100工作于放大阶段(Amplify Period)时，第一位线Q和第二位线QB上的电压是从处于中间电压值的预设电压Vpr本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种静态随机存取存储器的读出电路，所述静态随机存取存储器具有存储单元以及互补的第一位线和第二位线，其特征在于，所述读出电路包括：充电模块，具有输入端，并与所述第一位线和所述第二位线连接，所述充电模块用以在预充电阶段将所述第一位线和所述第二位线充电至预设电压；以及，读出模块，具有用以接入所述电源电压的电压输入端，以及读值输出端，所述读出模块用以根据所述第一位线和所述第二位线的电压差，从所述读值输出端输出所述存储单元的读值；其中，所述充电模块的输入端与所述电源电压之间连接有降压器件，所述预设电压低于所述电源电压。2.根据权利要求1所述的读出电路，其特征在于，所述降压器件包括：第一NMOS晶体管，所述第一NMOS晶体管的栅极以及漏极与所述电源电压电连接。3.根据权利要求1所述的读出电路，其特征在于，所述降压器件包括：第一PMOS晶体管，所述第一PMOS晶体管的栅极以及漏极电连接，且所述第一PMOS晶体管的源极与所述电源电压电连接。4.根据权利要求1所述的读出电路，其特征在于，所述读出电路还包括第一开关电路，设置于所述电源电压与所述电压输入端之间，所述第一开关电路在所述预充电阶段断开。5....
【专利技术属性】
技术研发人员：贾少旭，
申请(专利权)人：西安格易安创集成电路有限公司，
类型：发明
国别省市：
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