一种叠层SOI器件结构及制备方法技术

本发明专利技术涉及一种叠层SOI器件结构及制备方法。该器件结构自上而下依次包括：顶层硅层、隔离层A、配置层、隔离层B、衬底硅层，所述器件结构还包括顶硅层有源区、位于所述顶硅层有源区外端的浅沟槽隔离区、位于所述配置层外端的有源区、依次贯穿所述浅沟槽隔离区和隔离层A的通孔、依次贯穿所述浅沟槽隔离区、隔离层A以及配置层的深沟槽隔离区，所述顶硅层有源区包括：位于所述顶层硅层上方的栅极、栅介质层，位于所述顶层硅层横向两端的源极和漏极，位于所述配置层外端的有源区包括：位于通孔下方的第一P型区，位于漏极左侧的N型区，位于N型区左侧的第二P型区。该器件结构能够避免背栅偏压过补偿对器件其他性能的影响。补偿对器件其他性能的影响。补偿对器件其他性能的影响。

【技术实现步骤摘要】
一种叠层SOI器件结构及制备方法


[0001]本专利技术属于半导体领域，特别涉及一种叠层SOI器件结构及制备方法。

技术介绍

[0002]SOI(Silicon On Insulator)材料是一种具有“顶层硅/埋氧层/衬底”独特三层结构的半导体材料，顶层单晶硅薄膜用来制造半导体器件，器件与衬底之间有一层埋氧层隔离开。SOI技术作为一种全介质隔离技术，与体硅技术相比，具有低功耗、抗单粒子辐射能力强、抗干扰能力强、消除了闩锁效应等优点。但也由于埋氧层的存在，SOI器件的抗总剂量辐射能力很差。当SOI器件遭受电离辐射时，会导致埋氧层中产生净的正电离累积，导致SOI NMOS器件的背栅阈值电压降低和器件关态漏电流增加，影响SOI电路的可靠性甚至导致失效。
[0003]目前，提高SOI器件抗总剂量辐射能力的方法主要有两种方式。一是将硅离子直接注入到SOI材料的埋氧层中并退火，该方法能够在埋氧层中产生硅纳米晶体，引入电子陷阱来俘获辐射产生的电子，补偿埋氧层中累积的空穴。二是在埋氧层中插入一层中间硅，通过对中间硅外加偏压补偿埋氧层中积累空穴的影响。
[0004]但上述两种方法都存在着一些固有问题：方法一对SOI材料进行全局的离子注入，会导致顶层硅产生全局性注入损伤，注入后顶层硅内缺乏完整的籽晶区域，因此注入损伤难以通过后续的高温退火完全修复。方法二要在空穴积累量较低时，提供的偏压远远超过正好补偿空穴影响的偏压，超出的偏压引起器件沟道处自栅极指向衬底的电场增强，导致器件中热载流子注入效应增强，进而引起器件性能下降。

技术实现思路

[0005]本专利技术所要解决的技术问题是提供一种叠层SOI器件结构及制备方法，以克服现有技术中SOI器件背栅过补偿而出现器件性能退化的缺陷。
[0006]本专利技术提供一种叠层SOI器件结构，是一种具有双隔离层的晶体管结构，自上而下依次包括：顶层硅层、隔离层A、配置层、隔离层B、衬底硅层，所述器件结构还包括顶硅层有源区、位于所述顶硅层有源区外端的浅沟槽隔离区、位于所述配置层外端的有源区、依次贯穿所述浅沟槽隔离区和隔离层A的通孔、依次贯穿所述浅沟槽隔离区、隔离层A以及配置层的深沟槽隔离区，所述顶硅层有源区包括：位于所述顶层硅层上方的栅极、栅介质层，位于所述顶层硅层横向两端的源极和漏极，位于所述配置层外端的有源区包括：位于通孔下方的第一P型区，位于漏极左侧的N型区，位于N型区左侧的第二P型区。
[0007]优选地，所述通孔通过粒子注入或者掺杂形成重型N掺杂或者P掺杂区域，在所述配置层与所述通孔的界面处形成欧姆接触区。
[0008]优选地，所述隔离层A和隔离层B材料选自二氧化硅、玻璃、蓝宝石中的一种或几种。
[0009]优选地，所述配置层材料选自N型或P型半导体材料；通孔中采用钨合金填充。
[0010]优选地，所述栅极材料选自多晶硅、金属栅极中的一种或几种；栅介质层材料选自二氧化硅、高K材料中的一种或几种。
[0011]本专利技术还提供一种叠层SOI器件结构的制备方法，包括：
[0012](1)提供一片叠层SOI晶圆，所述叠层SOI晶圆自上而下依次包括：顶层硅层、隔离层A、配置层、隔离层B以及衬底硅层；
[0013](2)对步骤(1)中叠层SOI晶圆的顶层硅层进行建模和平坦化；
[0014](3)对步骤(2)中顶层硅层和隔离层A进行刻蚀，在配置层形成NPN结构；
[0015](4)使用介质填充步骤(3)中孔洞，并平坦化。
[0016](5)在顶层硅层上方制备栅极和栅介质层，在栅极两侧制备源极漏极，并在有源区外端形成浅沟槽隔离区；
[0017](6)刻蚀步骤(5)中浅沟槽隔离区，依次贯穿浅沟槽隔离区、隔离层A形成通孔，直到配置层停止刻蚀，再通过粒子注入或掺杂形成重型N掺杂，形成欧姆接触降低接触电阻；
[0018](7)填充通孔；
[0019](8)在器件周围再次对浅沟槽隔离区进行刻蚀，依次贯穿浅沟槽隔离区、隔离层A以及配置层形成深沟槽；
[0020](9)对步骤(8)形成的深沟槽进行填充或不填充，形成深沟槽隔离区。
[0021]优选地，所述步骤(4)中介质包括二氧化硅、氮化物中的一种或几种。
[0022]优选地，所述步骤(7)中填充通孔的材料包括钨合金。
[0023]优选地，所述步骤(9)中填充深沟槽的材料包括：二氧化硅、氮化物中的一种或几种。
[0024]本专利技术因辐射产生的空穴在隔离层中积累，导致NPN结构中的P型区反型，NPN导通。随着辐射积累的电荷增加，P型区反型逐渐增强，因此NPN结构的电阻逐渐降低，配置层硅膜的电位随之提高。这样的结构能够实现随隔离层A中空穴积累而增强的背栅补偿作用，避免器件因背栅过补偿而出现退化。
[0025]有益效果
[0026]本专利技术晶体管结构的优越性体现下一下方面：采用配置层作为电压控制层，实现器件性能调整，器件性能调整范围大；其次，在配置层中引入NPN结构，随空穴积累实时调控器件性能，能够避免背栅偏压过补偿对器件其他性能的影响。可以应用于全耗尽SOI工艺或部分耗尽SOI工艺，在航空航天和国防领域就具有显著的优势。
附图说明
[0027]图1为本专利技术基于叠层SOI的自适应背栅补偿器件结构的示意图。
[0028]图2为本专利技术基于叠层SOI的自适应背栅补偿器件结构的制备流程图(A
‑
I)。
具体实施方式
[0029]下面结合具体实施例，进一步阐述本专利技术。应理解，这些实施例仅用于说明本专利技术而不用于限制本专利技术的范围。此外应理解，在阅读了本专利技术讲授的内容之后，本领域技术人员可以对本专利技术作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
[0030]实施例1
[0031]本实施例提供一种基于叠层SOI的自适应背栅补偿器件结构，自上而下依次包括：顶层硅层5(厚度约为120nm)、隔离层A8(厚度约为170nm)、配置层15(厚度约为120nm)、隔离层B19(厚度约为170nm)和衬底硅层20；所述器件结构还包括顶硅层有源区、位于所述顶硅层有源区外端的浅沟槽隔离区7、位于所述配置层外端的有源区、依次贯穿所述浅沟槽隔离区7和隔离层A 8的第一通孔9和第二通孔10、依次贯穿所述浅沟槽隔离区7、隔离层A 8以及配置层15的第一深沟槽隔离区11和第二深沟槽隔离区12；所述顶硅层有源区包括：位于所述顶层硅层5上方的栅极2、栅介质层1，在栅极2两端的侧墙3，位于顶层硅层5横向两端的源极4(掺杂浓度约为1e18/cm3)和漏极6(掺杂浓度约为1e18/cm3)；所述配置层外端的有源区包括：位于第一通孔9下方的第一欧姆接触区13，位于第一欧姆接触区13下方的第一P型区16，位于漏极左侧的N型区18，位于N型区左侧的第二P型区17，此外所述器件还包含位于第二通孔10下方的第二欧姆接触区14。
[0032]栅极材料选自多晶硅；栅介质层材料选自二氧化硅、高K材料本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种叠层SOI器件结构，其特征在于，自上而下依次包括：顶层硅层、隔离层A、配置层、隔离层B、衬底硅层，所述器件结构还包括顶硅层有源区、位于所述顶硅层有源区外端的浅沟槽隔离区、位于所述配置层外端的有源区、依次贯穿所述浅沟槽隔离区和隔离层A的通孔、依次贯穿所述浅沟槽隔离区、隔离层A以及配置层的深沟槽隔离区，所述顶硅层有源区包括：位于所述顶层硅层上方的栅极、栅介质层，位于所述顶层硅层横向两端的源极和漏极，位于所述配置层外端的有源区包括：位于通孔下方的第一P型区，位于漏极左侧的N型区，位于N型区左侧的第二P型区。2.根据权利要求1所述的叠层SOI器件结构，其特征在于，所述通孔通过粒子注入或者掺杂形成重型N掺杂或者P掺杂区域，在所述配置层与所述通孔的界面处形成欧姆接触区。3.根据权利要求1所述的叠层SOI器件结构，其特征在于，所述隔离层A和隔离层B材料选自二氧化硅、玻璃、蓝宝石的中的一种或几种；配置层材料选自N型或P型半导体材料；通孔中采用钨合金填充；衬底硅层为衬底硅层；栅极材料选自多晶硅、金属栅极中的一种或几种；栅介质层材料选自二氧化硅、高K材料中的一种或几种。4.一种叠层SOI器件结构的制备方法，包括：(1)提供...

【专利技术属性】
技术研发人员：魏星，高远，薛忠营，常永伟，汪子寒，董晨华，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：